Basic principles of projects description in VHDL - ENTITY, ARCHITECTURE, LIBRARY, PACKAGE

Куланов В.А.
[v.kulanov@csn.khai.edu]
Базовые принципы
описания моделей
устройств в VHDL
«Технологии проектирования
компьютерных систем»

Файлы проекта в языке VHDL
В языке VHDL определено три типа файлов проекта
(*.vhd):
 Основной файл проекта – алгоритмическое
описание разрабатываемого устройства и его
модулей.
 Пакет – вспомогательная единица проекта,
позволяющая систематизировать часто
используемые описания, определения констант,
типов, подпрограмм и т.д. Пакеты входят в состав
библиотек.
 Конфигурационная декларация – настроечные
параметры системы (основных файлов проекта) на
этапе интеграции ее составных частей.

Структура основного файла проекта
8-bit register
clk
Din0
Din1
Din2
Din3
Din4
Din5
Din6
Din7
Dout0
Dout1
Dout2
Dout3
Dout4
Dout5
Dout6
Dout7
ENTITY eight_bit_reg IS
GENERIC (WIDTH: NATURAL := 8);
PORT(
Din : in std_logic_vector (WIDTH-1 DOWNTO 0);
clk : in std_logic;
Dout: out std_logic_vector (WIDTH-1 DOWNTO 0);
);
END ENTITY eight_bit_reg;
ENTITY eight_bit_reg IS
GENERIC (WIDTH: NATURAL := 8);
PORT(
Din : in std_logic_vector (WIDTH-1 DOWNTO 0);
clk : in std_logic;
Dout: out std_logic_vector (WIDTH-1 DOWNTO 0);
);
END ENTITY eight_bit_reg;
ARCHITECTURE behave_reg OF eight_bit_reg IS
...
BEGIN
... -- Описание для временного моделирования
END ARCHITECTURE behave_reg;
ARCHITECTURE struct_reg OF eight_bit_reg IS
...
BEGIN
... -- Описание для синтеза
END ARCHITECTURE struct_reg;
ARCHITECTURE behave_reg OF eight_bit_reg IS
...
BEGIN
... -- Описание для временного моделирования
END ARCHITECTURE behave_reg;
ARCHITECTURE struct_reg OF eight_bit_reg IS
...
BEGIN
... -- Описание для синтеза
END ARCHITECTURE struct_reg;
eight_bit_reg.vhd
LIBRARY IEEE;
USE IEEE.std_logic_1164.all;
LIBRARY IEEE;
USE IEEE.std_logic_1164.all;

Декларативная часть (ENTITY)
ENTITY entity_name IS
[GENERIC (generic_interface_list);]
[PORT (port_interface_list);]
-- раздел операторов сущности
[BEGIN{concurrent_assertion_statement|
passive_concurrent_procedure_call_statement|
passive_process_statement}]
-- раздел деклараций сущности
{entity_declarative_item}
END [ENTITY] [entity_name];
Имя сущности
(проектного модуля)
Параметры
проектного
модуля
Входные/Выходные
порты
(внешние сигналы)

 должно быть уникальным в рамках всего проекта
 должно совпадать с именем файла
 в одном файле проекта может быть только одно
объявление сущности
entity_name
 раздел декларации сущности используется для
объявление локальных типов данных,
подпрограмм, сигналов и т.д.
 объявленные объекты доступны во всех
архитектурных телах, подчиненных этой сущности
 используется редко, чаще в testbench-модулях
BEGIN …

ENTITY complex IS
GENERIC(N: NATURAL := 8;
RETARD: TIME := 10 ns);
PORT(a: IN BIT;
b: OUT BIT_VECTOR(N-1 DOWNTO 0));
-- entity declarative part
TYPE word IS ARRAY(15 DOWNTO 0) OF BIT;
PROCEDURE start(SIGNAL sig: word) IS
sig <= (OTHERS =>'1') AFTER RETARD;
END start;
-- entity executable part
BEGIN
ASSERT a'delayed'stable(4 ns)
REPORT "error" SEVERITY ERROR;
END ENTITY complex;
Используется редко

Секция PORT
[port (port_interface_list);]
{identifier, {…}: [mode] type_indication [:= expression]};
Имя порта
Тип порта Значение
умолчанию IN – входной порт (прием);
 OUT – выходной порт (передача);
 INOUT – двунаправленный порт (прием и передача) –
возможны операции чтения и записи при работе с портом;
 BUFFER – буферный порт (передача и использование как
сигнал-операнд внутри объекта проекта), в отличие от порта
вида INOUT источник данных для BUFFER может быть только
внутренним;
 LINKAGE – связный порт (двунаправленное соединение с
другим портом таким же режимом, как и buffer).
Режимы:
Не рекомендуется использовать, т.к. результаты
синтеза (аппаратная реализация) могут оказаться
далекими от желаемых

Секция PORT
-- Декларативная часть n-разрядного сумматора
ENTITY adder_n IS
GENERIC (N : NATURAL := 4);
PORT (a, b : IN STD_LOGIC_VECTOR(0 TO N-1);
s : OUT STD_LOGIC_VECTOR(0 TO N-1);
c : OUT STD_LOGIC); -- Перенос
-- раздел деклараций сущности
CONSTANT GND: STD_LOGIC := '0';
CONSTANT VCC: STD_LOGIC := '1';
CONSTANT TRI: STD_LOGIC := 'Z';
-- раздел операторов сущности
BEGIN
ASSERT N > 1
REPORT "N is too small" SEVERITY ERROR;
END ENTITY adder_n;

Секция PORT
-- Декларация интерфейса двоично-десятичного
-- синхронного счетчика с синхронной загрузкой
-- (load) и синхронным сбросом (reset)
ENTITY bcd_counter IS
PORT (clk : IN STD_LOGIC;
load : IN STD_LOGIC;
reset : IN STD_LOGIC;
data : IN INTEGER RANGE 0 TO 9;
q : OUT INTEGER RANGE 0 TO 9);
END ENTITY bcd_counter;
 При объявлении входных/выходных портов (сигналов)
рекомендуется группировать их по функциональному
назначению (даже если их тип и вид.режим совпадают):
• данные, управляющие сигналы, сигналы синхронизации и т.д.

Секция GENERIC
 используется для спецификации параметров проектируемого
устройства
 является необязательной секцией при описании ENTITY
(декларативной сущности)
 параметры, объявленные в GENERIC доступны во всем файле
проекта
 общепринятым правилом является именование констант, в
том числе и задаваемых в секции generic, в верхнем регистре.
GENERIC (parameter_name: parameter_type := parameter_value);
ENTITY n_register IS
GENERIC(WIDTH: NATURAL := 8);
PORT(clk : IN BIT;
en : IN BIT;
data_in : IN BIT_VECTOR(WIDTH – 1 DOWNTO 0);
data_out: OUT BIT_VECTOR(WIDTH – 1 DOWNTO 0));
END ENTITY n_register;

Секция GENERIC
ENTITY process_module IS
GENERIC(WIDTH: NATURAL := 8;
MASK_VALUE: BIT_VECTOR := "1010");
PORT(clk : IN BIT;
data_bus : IN BIT_VECTOR(0 TO WIDTH - 1);
out_port : out bit_vector(0 TO WIDTH – 1));
END ENTITY process_module;
…
-- & - оператор конкатенации
out_port <= data_bus XOR MASK_VALUE & "1111";
GENERIC(WIDTH: INTEGER := 640;
HEIGHT: INTEGER := 480;
-- Данное объявление недопустимо,
-- т.к. параметры WIDTH и HEIGHT
-- заданы в текущей секции GENERIC
RESOLUTION: INTEGER := WIDTH * HEIGHT;
NEW_RESOLUTION: NATURAL := 5 * HEIGHT);

Архитектурное тело (ARCHITECTURE)
 содержит алгоритм работы проектируемого
устройства
 количество архитектурных тел в файле проекта
может быть числом неограниченным
ARCHITECTURE identifier OF entity_name IS
{block_declarative_item}
BEGIN
{concurrent_statement}
END [ARCHITECTURE] [identifier]
Имя архитектурного
тела
Должно совпадать
с именем ENTITY
SIGNAL, TYPE, FILE,
SUBTYPE, PROCEDURE,
FUNCTION, VARIABLE,
SHARED VARIABLE,
COMPONENT, CONSTANT
...
ТОЛЬКО параллельные операторы
(PROCESS, WHEN, SELECT ...)

ARCHITECTURE identifier OF entity_name IS
{block_declarative_item}
BEGIN
END [ARCHITECTURE] [identifier]
Простой параллельный
оператор (WHEN)
Простой параллельный
оператор (<=)
Составной параллельный
оператор (PROCESS)
Последовательный
оператор 1
оператор 2
оператор 3

ARCHITECTURE dataflow OF mux IS
SIGNAL select : INTEGER RANGE 0 TO 3;
BEGIN
select <= 0 WHEN s0 = '0' AND s1 = '0' ELSE
1 WHEN s0 = '1' AND s1 = '0' ELSE
2 WHEN s0 = '0' AND s1 = '1' ELSE
3;
END dataflow; Простой параллельный
оператор

ARCHITECTURE fsm_rtl OF fsm IS
TYPE fsm_states IS (INIT, IDLE, RUN, STOP);
SIGNAL fsm_state: fsm_states := INIT;
BEGIN
…
IF (input_data = "01") THEN
fsm_state <= RUN;
ELSE
fsm_state <= STOP;
END IF;
…
END fsm_rtl;
Находится в теле
составного
параллельного
оператора
PROCESS

Стили описания проекта
 Поведенческий стиль – алгоритм функционирования
устройства записывается в поведенческой форме, т.е.
архитектурное тело содержит набор поведенческих
конструкций (условные операторы, операторы цикла, ожидания
и т.д.).
 Структурный стиль – архитектурное тело состоит из некоторого
набора компонентов (модулей), реализация которых
выполнена в других файлах проекта.
 Потоковый стиль – архитектурное тело состоит из операторов
параллельного присваивания значения сигналу и его
разновидностей (оператор условного и селективного
присваивания значения сигналу).
 Смешанный стиль – предполагает сочетание в одном
архитектурном теле множество стилей, чаще всего
поведенческий и структурный.

Библиотеки (LIBRARY)
 позволяет группировать наиболее часто используемые
части исходного кода
 могут быть скомпилированы для определенной САПР
 библиотека STD является стандартной и подключается к
проекту по умолчанию, включает пакеты (STANDARD и
TEXTIO)
 рабочая папка («библиотека»), в которой размещается
текущий проект имеет имя WORK (подключается
неявно)
 в общем виде библиотеки представляют собой
директорию, в которой размещаются (чаще всего)
пакеты, реже – проектные решения в виде описания
готовых устройств

Библиотеки (LIBRARY)
LIBRARY identifier;
LIBRARY ieee;
LIBRARY xilinxcorelib;
-- включение нескольких библиотек
LIBRARY altera_mf, lpm;
Имя библиотеки
STD_LOGIC_1164
NUMERIC_STD
LIBRARY IEEE
Пакеты
Библиотека

Пакеты (PACKAGE)
 механизм пакетов позволяет сгруппировать
некоторые описания в единую совокупность
 представляют собой отдельный файл (*.vhd)
• при именовании файла пакета рекомендуется
добавлять суффикс _pckg (cpu_pckg.vhd)
 не могут содержать реализации готовых устройств,
а только их декларацию (на уровне компонентов)
 имеют строгую структуру, которая определяется
набором операторов

PACKAGE package_name IS
{package_declarative_item}
END [PACKAGE] [package_name];
PACKAGE BODY package_name IS
{package_body_declarative_item}
END [PACKGAGE BODY] [package_name];
some_pckg.vhd
Декларативная
часть пакета
Тело
пакета
(Может
отсутствовать)
Имя пакета, должно совпадать с именем файла
SIGNAL, TYPE, FILE,
SUBTYPE, PROCEDURE,
FUNCTION, VARIABLE,
COMPONENT, CONSTANT
реализация подпрограмм, определяются
значения констант с отложенной
инициализацией

PACKAGE cpu_types IS
CONSTANT WORD_SIZE: POSITIVE := 16;
CONSTANT ADDRESS_SIZE : POSITIVE := 24;
SUBTYPE word IS BIT_VECTOR(WORD_SIZE - 1 DOWNTO 0);
SUBTYPE address IS BIT_VECTOR(ADDRESS_SIZE-1 DOWNTO 0);
TYPE status_value IS (HALTED, IDLE, FETCH,
MEM_READ, MEM_WRITE, IO_READ,
IO_WRITE, INT_ACK);
END PACKAGE cpu_types;
 Для получения доступа к объектам пакета:
library_name.packet_name.object_name;
Название
библиотеки
Название
пакета
Объект (TYPE,
SUBTYPE, …)

ENTITY address_decoder IS
PORT(addr : IN work.cpu_types.address;
status : IN work.cpu_types.status_value;
mem_sel, int_sel, io_sel: OUT BIT);
END ENTITY address_decoder;
 Каждый раз при использовании объектов,
расположенных в пакетах, указывать полный
к ним путь (имя)?
USE library_name.packet_name.object_name;
 Символьный литерал
 Операторный символ
 ALL
Используй условные ссылки:

USE work.cpu_types.ALL;
-- Используем условную ссылку и клаузу USE
ENTITY address_decoder IS
PORT(addr : IN address;
status : IN status_value;
mem_sel, int_sel, io_sel: OUT BIT);
END ENTITY address_decoder;
-- Пакеты могут включать сторонние пакеты и библиотеки
LIBRARY IEEE;
USE ieee.std_logic_1164.ALL;
-- Тип std_logic определен в пакете std_logic_1164
PACKAGE project_types IS
SUBTYPE logic IS std_logic RANGE std_logic'left to 'Z';
END PACKAGE project_types;

PACKAGE various IS
-- Отложенная константа, декларация которой
-- проводится в теле пакета
CONSTANT hold: TIME;
-- Декларация прототипа процедуры
PROCEDURE push(SIGNAL btn: INOUT STD_LOGIC; hold:
TIME);
END PACKAGE various;
-- Тело пакета
PACKAGE BODY various IS
CONSTANT hold: TIME := 100 ns; -- отложенная константа
PROCEDURE push(SIGNAL btn: INOUT std_logic; hold: TIME) IS
BEGIN
button <= '0', '1' AFTER hold;
WAIT FOR 2*hold;
END PROCEDURE push;
END PACKAGE BODY various;

Basic principles of projects description in VHDL - ENTITY, ARCHITECTURE, LIBRARY, PACKAGE

Basic principles of projects description in VHDL - ENTITY, ARCHITECTURE, LIBRARY, PACKAGE

More Related Content

What's hot (20)

Similar to Basic principles of projects description in VHDL - ENTITY, ARCHITECTURE, LIBRARY, PACKAGE (20)

Basic principles of projects description in VHDL - ENTITY, ARCHITECTURE, LIBRARY, PACKAGE