有限状態遷移機械（FSM）設計
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FPGAでVerilog-HDLを使って論理回路設計のうち有限状態遷移機械（FSM）設計を行う教材。ASMチャートを利用。
![FSM設計状態遷移図からVerilog記述へ
INIT_STATE
module test_state(rst,clk,in_a,);
input rst,clk,in_a;
in_a
が0
A_STATE
B_STATE
2013/03/03
in_a
が1
parameter INIT_STATE = 3’b001;
parameter A_STATE = 3’b010;
parameter B_STATE = 3’b100;
reg[2:0] state;
always @(posedge clk or
posedge rst) begin
(省略）
end
endmodule
(c)watabe.kinji, nagoya.kaizen@gmail.com](https://image.slidesharecdn.com/fsm2013-131215234054-phpapp01/85/FSM-4-320.jpg)
有限状態遷移機械（FSM）設計
- 2. FSM設計はじめに 組み合わせ論理回路 入力の組み合わせだけで出力が決まる 有限状態遷移機械（FSM : Finate State Machine） 順序論理回路、状態機械(state machine)ともいう 入力とその回路の状態で次の状態が決まる ミーリ（Mealy）型 状態と入力の組み合わせで出力を決定する ムーア（Moore）型 ひとつの状態につき一つの出力を決定する 2013/03/03 (c)watabe.kinji, nagoya.kaizen@gmail.com
- 4. FSM設計状態遷移図からVerilog記述へ INIT_STATE module test_state(rst,clk,in_a,); input rst,clk,in_a; in_a が0 A_STATE B_STATE 2013/03/03 in_a が1 parameter INIT_STATE = 3’b001; parameter A_STATE = 3’b010; parameter B_STATE = 3’b100; reg[2:0] state; always @(posedge clk or posedge rst) begin (省略） end endmodule (c)watabe.kinji, nagoya.kaizen@gmail.com
- 8. 状態遷移表に基づく設計 同時に多くの状態が遷移する条件を同時に処理 case(in_a) in_0:begin state <= A_STATE; end default:begin //default include in_1(これでいいか) if (state == A_STATE) state <= B_STATE; else state <= A_STATE; end endcase 2013/03/03 (c)watabe.kinji, nagoya.kaizen@gmail.com
- 23. ASM図の部品 状態箱(state box) 条件出力/レジスタ操作 箱(conditional output or register operation box) 決定箱(decision box) 2013/03/03 レジスタの値の操作に 相当する 条件分岐を示す (c)watabe.kinji, nagoya.kaizen@gmail.com