Diseño Logico T3 V2.pdf

TEMA 3
BLOQUES COMBINACIONALES
Diseño Lógico
Prof. Francisco Javier Sánchez Rangel

CONTENIDO
1. Objetivos Específicos.
2. Introducción
3. Sumadores.
4. Comparadores.
5. Codificadores.
6. Decodificadores.
7. Demultiplexores.
8. Multiplexores.
9. Unidades lógico-Aritméticas.
10. Referencias.
Prof. Francisco Javier Sánchez Rangel 2

1. Objetivos Específicos
 Diseñar circuitos combinacionales con
compuertas y bloques lógicos.
 Explicar cómo funcionan los bloques
lógicos.

2. Introducción
En el capítulo anterior utilizamos compuertas
lógicas (componentes SSI) para diseñar circuitos
combinacionales.
Algunos de estos circuitos son de uso tan común
que están disponibles como circuitos integrados
(CI) de mediana escala de integración (MSI).
Sistemas más complejos suelen construirse con
dichos circuitos.
Por tal motivo podríamos identificarlos como
“bloques de construcción”.

2. Introducción
En este capítulo emplearemos algunos de estos
bloques, tales como sumadores, comparadores
de magnitud, codificadores, decodificadores,
multiplexores y demultiplexores.
Estos bloques nos servirán para diseñar
circuitos combinacionales de manera más
sencillas.
Para esto necesitamos como herramienta
principal el razonamiento lógico.

3. Sumadores
En el capítulo anterior
diseñamos un sumador
medio (HA), ahora lo
usaremos como un
bloque de diseño.

3. Sumadores
Ejercicio 1:
Diseñe un sumador
completo empleando
sumadores medios.
A + B + Ci = (A + B) + Ci
Co = Co0 + Co1
HA
HA

3. Sumadores
FA con 2 HA Bloque FA

0
3. Sumadores
Ejercicio 2:
Diseñe un circuito
combinacional que
sume 2 números
binarios de 4 bits c/u.
A = A3A2A1A0
B = B3B2B1B0
A3 A2 A1 A0
B3 B2 B1 B0
+
S0
Co0
S1
Co1
S2
Co2
S3
Co3
Co0
Co1
Co2
Co3
Co3
FA
FA
FA FA
Ci
A
B
S
Co
Cix = Cox-1

3. Sumadores
Sumador completo de 4 bits en paralelo
0
0
0 0
0
1
1
1
1
1
2
2 2
2
2
3
3
3
3
3
Co

3. Sumadores
Sumador
de 4 bits
en
paralelo

3. Sumadores
El sumador de 4 bits que diseñamos en el ejercicio
2 tiene el problema de que es muy lento, ya que
para obtener el resultado, se tiene que esperar a
que se propague el acarreo.
Existe un circuito combinacional, que empleando
métodos probabilísticos, ayuda a que la suma se
realice más rápido.
Este circuito es conocido como Generador de
AcarreoAnticipado.

3. Sumadores
Existen sumadores TTL
comerciales, los cuales
consisten del sumador
del ejercicio 2 más un
generador de acarreo
anticipado.

3. Sumadores
Por lo tanto en futuros
diseños emplearemos
el Circuito integrador
TTL 74283 (Sumador
de 4 bits en paralelo).

3. Sumadores
Ejercicio 3:
Diseñe un circuito
combinacional que sume
dos números binarios de
un byte c/u.
X = X7X6X5X4X3X2X1X0
Y=Y7Y6Y5Y4Y3Y2Y1Y0
X0
X1
X2
X3
Y0
Y1
Y2
Y3
X4
X5
X6
X7
Y4
Y5
Y6
Y7
S0
S1
S2
S3
S4
S5
S6
S7
Co
CI
.

3. Sumadores
Ejercicio 4:
Diseñe un circuito combinacional
que reste dos números binarios de 4
bits c/u.
X = X3X2X1X0
Y =Y3Y2Y1Y0
X -Y = X + C1(Y) + 1
S = A + B + Ci
X -Y = X +Y’ + 1

3. Sumadores
Ejercicio 5:
Diseñe un circuito combinacional que
tenga una variable de selección V, tal
que si V = ‘0’ sume dos números
binarios de 4 bits c/u, pero si V = ‘1’
entonces los reste.
X = X3X2X1X0; Y =Y3Y2Y1Y0
V Operación
.
.
0 X + Y
1 X - Y
Función V Yi Bi
Suma (Yi)
0 0
0 1
Resta (Yi’)
1 0
1 1
X + B + V
Donde: i = 0, 1, 2, 3
Bi =V + Yi
74283
A + B + Ci
X + Y + 0
X + Y’ + 1
0
1
1
0

3. Sumadores
Sumador / Restador de 4 bits

3. Sumadores
Ejercicio 6:
Empleando Bloques,
diseñe un circuito
combinacional que
multiplique dos números
binarios de 2 bits c/u.
A = A1A0
B = B1B0
A1 A0
x B1 B0
A0B0
A1B0
A0B1
A1B1
A0B0
A1B0
+
A0B1
Co0
C00
+
A1B1
Co1
Co1
M3 M2 M1 M0

3. Sumadores
Multiplicador de 2 bits

3. Sumadores
Ejercicio 7:
Empleando bloques diseñe un convertidor
de código BCD a Exceso en 3.
Exc3 = BCD + (3)10
Exc3 = BCD + (0011)2

3. Sumadores
Convertidor de código BCD a Exceso en 3

4. Comparadores
Ejercicio 8:
Diseñe un circuito combinacional que compare
dos números binarios de 4 bits c/u.
Comparador
de Magnitud
4
A
4
B
O(A > B)
O(A = B)
O(A < B)

(A > B) Sí [A3 > B3] ó
[(A3 = B3) & (A2 > B2)] ó
[(A3 = B3) & (A2 = B2) & (A1 > B1)] ó
[(A3 = B3) & (A2 = B2) & (A1 = B1) & (A0 > B0)]
O(A > B) = A3B3’ + (A3 . B3)A2B2’ + (A3 . B3)(A2 . B2)A1B1’ + (A3 . B3)(A2 . B2)(A1 . B1)A0B0’
(A = B) SÍ [A3 = B3] & [A2 = B2] & [A1 = B1] & [A0 = B0]
O(A = B) = (A3 . B3)(A2 . B2)(A1 . B1)(A0 . B0)
(A < B) sí [A3 < B3] ó
[(A3 = B3) & (A2 < B2)] ó
[(A3 = B3) & (A2 = B2) & (A1 < B1)]ó
[(A3 = B3) & (A2 = B2) & (A1 = B1) & (A0 < B0)]
O(A < B) = A3’B3 + (A3 . B3)A2’B2 + (A3 . B3)(A2 . B2)A1’B1+ (A3 . B3)(A2 . B2)(A1 . B1)A0’B0
4. Comparadores

4. Comparadores

4. Comparadores
Comercialmente existe un
circuito parecido al que
diseñamos, sólo que tiene 3
entradas adicionales
conocidas como entradas en
cascada.
Las entradas en cascada
proporcionan un medio para
ampliar la operación de
comparación a más cuatro
bits, conectado en cascada
dos o más comparadores de
cuatro bits.
Comparador de Magnitud de 4 bits

4. Comparadores
Ejercicio 9:
dos números binarios de un byte c/u.
Comparador
de Magnitud
8
X
8
Y
O(X >Y)
O(X =Y)
O(X <Y)

4. Comparadores

4. Comparadores
Ejercicio 10:
dos números binarios de 4 bits c/u e indique
cuando el primero es mayor o igual al segundo.
Comparador
de Magnitud
4
X
4
Y
O(X ≥Y)

4. Comparadores
≥

5. Codificadores
Un codificador es un circuito conbinacional que
tiene 2n (o menos) líneas de entrada y n líneas
de salida, las cuales generan el código binario
correspondiente al valor de entrada.
Codificador
≤ 2n x n
Entradas Salidas
≤2n
n

5. Codificadores
Ejemplo de un codificador 4 x 2
I0 I1 I2 I3 O1 O0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
Codificador
4 x 2
Entradas Salidas
4 2

5. Codificadores
Ejercicio 11:
Diseñe un codificador 4 x 2 O0 = I1 + I3
O1 = I2 + I3
I0 I1 I2 I3 O1 O0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1

5. Codificadores
Ejercicio 12:
Diseñe un codificador de octal a binario (8 x 3)

5. Codificadores
Ejercicio 13:
Diseñe un codificador de
decimal a BCD (10 x 4)
B0 = D1 + D3 + D5 + D7 + D9
B1 = D2 + D3 + D6 + D7
B2 = D4 + D5 + D6 + D7
B3 = D8 + D9
D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 B3 B2 B1 B0
1 0 0 0 0 0 0 0 0 0 0 0 0 0
0 1 0 0 0 0 0 0 0 0 0 0 0 1
0 0 1 0 0 0 0 0 0 0 0 0 1 0
0 0 0 1 0 0 0 0 0 0 0 0 1 1
0 0 0 0 1 0 0 0 0 0 0 1 0 0
0 0 0 0 0 1 0 0 0 0 0 1 0 1
0 0 0 0 0 0 1 0 0 0 0 1 1 0
0 0 0 0 0 0 0 1 0 0 0 1 1 1
0 0 0 0 0 0 0 0 1 0 1 0 0 0
0 0 0 0 0 0 0 0 0 1 1 0 0 1

6. Decodificadores.
En los sistemas digitales, las cantidades
discretas de información se representan con
códigos binarios.
Un código binario de n bits puede
representar hasta 2n elementos distintos de
información codificada.

6. Decodificadores.
Un decodificador es un circuito
combinacional que convierte información
binaria de n líneas de entrada a un máximo
de 2n líneas de salida distintas.
Si la información codificada en n bits tiene
combinaciones que no se usan, el
decodificador podría tener menos de 2n
salidas.

6. Decodificadores.
Un decodificador realiza la operación contraria
al codificador, es decir tiene n líneas de entrada
y un número menor o igual a 2n líneas de salida.
Decodificador
n x ≤ 2n
Salidas
Entradas
≤ 2n
n

6. Decodificadores.
Ejemplo de un
decodificador 2 x 4.
I1 I0 O0 O1 O2 O3
0 0 1 0 0 0
0 1 0 1 0 0
1 0 0 0 1 0
1 1 0 0 0 1
Decodificador
2 x 4
Salidas
Entradas
4
2

6. Decodificadores.
Ejercicio 14:
Diseñe un decodificador 2 x 4.
I1 I0 O0 O1 O2 O3
0 0 1 0 0 0
0 1 0 1 0 0
1 0 0 0 1 0
1 1 0 0 0 1
O0 = I1’ I0’
O1 = I1’ I0
O2 = I1 I0’
O3 = I1 I0

6. Decodificadores.
Ejercicio 15:
Diseñe un decodificador 3 x 8.

6. Decodificadores.
Algunos decodificadores se
construyen con compuertas
NAND.
Puesto que una compuerta
NAND produce la operación
AND con la salida invertida,
resulta más económico
generar los minitérminos del
decodificador en su forma
complementada.
+
Vo = 0V  ‘0’
-
Ic = Vcc/Rc
+
Vo = +Vcc  ‘1’
-
Ic = 0 A

6. Decodificadores.
Además, los decodificadores
incluyen una o más entradas
habilitadoras (enable) que
controlan el funcionamiento
del circuito.
El circuito opera con salidas
complementadas y una
entrada de habilitación
complementada.
A esto se le conoce como
salidas en activo bajo y
entrada en activo bajo.

6. Decodificadores.
Comercialmente existen los CI que se listan continuación:
Decoders/ Demultiplexers
Descripción CI
4 x 16 (Binario a Hexadecimal) 74154
4 x 10 (BCD a Decimal) 7442
3 x 8 (Binario a Octal) 74138
Dual 2 x 4 74139

6. Decodificadores.
Es posible conectar los
decodificadores con entradas
de habilitación unos con otros
para formar un circuito
decodificador más grande.
Pensemos que tenemos un
decodificador 2 x 4 con
entrada de habilitación (EN)
activo alto.
Expansión de decodificadores
EN I1 I0 O0 O1 O2 O3
1 0 0 1 0 0 0
1 0 1 0 1 0 0
1 1 0 0 0 1 0
1 1 1 0 0 0 1
0 X X 0 0 0 0

6. Decodificadores.
Podemos ver al decodificador
2 x 4 como un bloque.
Pasos para expandir Decoders:
1. Se determina el numero de
decoders: Salidas 2m/ 2n.
2. Las salidas de todos los decoder’s
son las salidas del nuevo decoder.
3. Se conectan en paralelo todas las
entradas de los decoder’s y éstas
son las entradas menos
significativas del nuevo decoder.
4. La entradas más significativas se
relacionan con cierta lógica
binaria con las entradas de
habilitación de los decoders’s.
DECODER
2 x 4
Io
I1
Oo
O1
O2
O3
EN

6. Decodificadores.
Ejercicio 16:
Empleando decodificadores 2 x 4 con
entrada de habilitación activa alto
(EN), obtenga un decoder 3 x 8.
1. 8/4 = 2 decoder’s
2. 4 + 4 = 8 salidas.
3. Entradas I0 e I1 en paralelo.
4. I2 = 0  EN 0 ; I2 = 1  EN 1.

6. Decodificadores.
Ejercicio 17:
Empleando decodificadores 2 x 4
con entrada de habilitación (EN),
obtenga un decoder 4 x 16.
1. 16/4 = 4 decoder’s
2. 4 + 4 + 4 + 4 = 16 salidas.
3. Entradas I0 e I1 en paralelo.
4. I2, 13  EN 0, EN 1, EN 2, EN3.

6. Decodificadores.
Un decodificador produce los 2n minitérminos de n
variables de entrada.
Puesto que cualquier función booleana es
susceptible de expresarse como suma de
minitérminos, es posible utilizar un decodificador
para generar los minitérminos y una compuerta OR
externa para formar la suma lógica.
Así, cualquier circuito combinacional con n
entradas y m salidas se puede implementar con un
decodificador de n a 2n líneas y m compuertas OR.
Implementación de funciones de Boole con decodificadores

6. Decodificadores.
Pasos para expresar la función booleana:
1. Obtener la tabla de verdad.
2. Expresar la función en suma de minitérminos.
3. Elegir un decodificador que genere todos los
minitérminos de las variables de entrada
(n x 2n).
4. Se conectan las variables de entrada a las
entradas del decodificador, respetando el orden
de significancia.

6. Decodificadores.
Pasos para expresar la función booleana:
5. Se usa una compuerta OR por cada función de
salida.
6. Las entradas a cada compuerta OR se escogen
de entre las salidas del decodificador, de
acuerdo con la lista de minitérminos de cada
función.
7. Dibujar el circuito lógico.

6. Decodificadores.
Ejercicío 18:
Diseñar un sumador
completo empleando un de
codificador.
1. S(x, y, z) = ∑(1, 2, 4, 7)
Co(x, y, z) = ∑(3, 5, 6, 7)
2. Decoder 3x8.
3. 2 or’s de 4 entradas.
A B Ci Co S
0 0 0 0 0
0 0 1 0 1
0 1 0 0 1
0 1 1 1 0
1 0 0 0 1
1 0 1 1 0
1 1 0 1 0
1 1 1 1 1

6. Decodificadores.
Sumador completo con un decodificador
A
B
Ci o

6. Decodificadores.
Diodo Emisor de Luz LED’s
Un diodo emisor de luz o led
(también conocido por la sigla
LED, del inglés light-emitting
diode) es una fuente de luz
constituida por un material
semiconductor dotado de dos
terminales.
Se trata de un diodo de unión
p-n, que emite luz cuando
está activado.
o

6. Decodificadores.
Diodo Emisor de Luz Símbolo del LED’s
Un Diodo Led enciende
cuando está polarizado en
directa y se apaga cuando
está polarizado en inversa.
1. Polarización inversa:
VA ≤VK  OFF
2. Polarización directa:
VA >VK  ON
o
A K
Ánodo Cátodo
(+) (-)

6. Decodificadores.
Display de 7 segmentos Display
Un Display de 7 segmentos es un
componente que se utiliza para la
representación de caracteres
(normalmente números) en muchos
dispositivos electrónicos.
Aunque externamente su forma
difiere considerablemente de un led
típico, internamente está constituidos
por una serie de 7 leds con unas
determinadas conexiones internas,
estratégicamente ubicados de tal
forma que forme un número '8'.
o

6. Decodificadores.
Display de 7 segmentos Display
Cada uno de los segmentos que
forman el display están
marcados con siete primeras
letras del alfabeto ('a'-'g'), y se
montan de forma que permiten
activar cada segmento por
separado, consiguiendo formar
cualquier dígito numérico.
o

6. Decodificadores.
Display de 7 segmentos
Hay de dos tipos de Displays:
1. Cátodo común.
2. Ánodo común
En los de tipo de cátodo común, todos
los cátodos de los leds están unidos
internamente a un pin común que debe
ser conectado al negativo de la fuente.
En los de tipo de ánodo común, todos
los ánodos de los leds están unidos
internamente a una pin común que
debe ser conectado al positivo de la
fuente.
o

6. Decodificadores.
Ejercicio 19:
Diseñe un decodificador de
BCD a 7 segmentos para un
display cátodo común.
Comercialmente ya existen
circuitos integrados TTL
que hacen esta función.
Para un display de ánodo
común se usa el CI 7447.
Y para un display de cátodo
común se usa el CI 7448.

6. Decodificadores.
Ejercicio 20:
Diseñe un decodificador
de Binario a 7 segmentos
para un display ánodo
común.

7. Demultiplexores
Un desmultiplexor es un circuito que recibe información de
una sola línea y la dirige a una de 2n posibles líneas de
salida.
La selección de una salida específica se controla con la
combinación de los bits de n líneas de selección.
Demultiplexor
1 x 2n
Entrada
2n
Salidas
n
Selección

7. Demultiplexores
Un decodificador con
entrada de habilitación
puede funcionar como
desmultiplexor.
El decodificador de la
derecha funciona como
desmultiplexor de 1 a 4
líneas si E se toma como
una línea de entrada de
datos, y A y B se toman
como entradas de
selección.

7. Demultiplexores
La variable única de entrada E
tiene un camino a las cuatro
salidas, pero la información
de entrada se dirige a sólo
una de las líneas de salida,
especificada por la
combinación binaria de las
dos líneas de selección A y B.
E Demultiplexor
1 x 4
Do
D1
D2
D3
A B

7. Demultiplexores
Dado que se obtienen operaciones de
decodificador y desmultiplexor con el mismo
circuito, decimos que un decodificador con
entrada de habilitación es un
decodificador/desmultiplexor.

8. Multiplexores
Un multiplexor es un circuito combinacional
que selecciona información binaria de una de
muchas líneas de entrada y la envía a una sola
línea de salida.
La selección de una línea de entrada dada se
controla con un conjunto de líneas de selección.
Normalmente hay 2n líneas de entrada y n
líneas de selección cuyas combinaciones de bits
determinan cuál entrada se selecciona.

8. Multiplexores
Multiplexor
2n x 1
Salida
2n
Entradas
n
Selección

8. Multiplexores
Ejercicio 21:
Diseñe un Multiplexor
2 x 1.
Y = S’.I0 + S.I1
S Y
0 I0
1 I1

8. Multiplexores
Ejercicio 22:
Diseñe un Multiplexor 4 x 1.
Y
Multiplexor
4 x 1
Io
I1
I2
I3
S1 S0
Y = S1’S0’I0 + S1’S0I1 + S1S0’I2 + S1S0I3
S1 S0 Y
0 0 I0
0 1 I1
1 0 I2
1 1 I3

8. Multiplexores
MUX 4 x 1

8. Multiplexores
Ejercicio 23:
Diseñe un Multiplexor 4 x 1 con
entrada de habilitación Strobe
(ST).
Y = ST(S1’S0’I0 + S1’S0I1 + S1S0’I2 + S1S0I3)
Y
Multiplexor
4 x 1
Io
I1
I2
I3
S1 S0
ST
ST S1 S0 Y
1 0 0 I0
1 0 1 I1
1 1 0 I2
1 1 1 I3
0 X X 0

8. Multiplexores
MUX 4 x 1 con Strobe

8. Multiplexores
Una vez diseñado el
MUX 4 x 1 con estrada
de Strobe (ST), nos
quedamos con él
como un bloque MSI
para futuros diseños.

8. Multiplexores
MULTIPLEXORES
Descripción CI
16 x 1 74150
8 x 1 74251
Dual 4 x 1 74153
Cuadruple 2 x 1 74257, 74258
Comercialmente existen los CI que se listan continuación:

8. Multiplexores
Al igual que los decodificadores
los multiplexores con entrada
strobe se pueden expandir.
Los pasos son los siguientes:
1. Determinar el número de
MUX’s : m/n entradas.
2. Las entradas de todos los
MUX’s son las entradas del
nuevo MUX.
3. Las salidas de todos los
MUX’s se conectan a una
compuerta OR.
4. Se conectan en paralelo todas
las entradas de selección de
los MUX’s, éstas serán las
entradas de selección menos
significativas del nuevo MUX.
5. La entradas de selección más
significativas se relacionaran
con cierta lógica binaria con
las entradas de habilitación
strobe de todos los MUX’s.
6. Dibujar el circuito lógico.
Expansión de Multiplexores

8. Multiplexores
Ejercicio 24:
Obtenga un MUX 8 x 1
empleando MUX’s 4 x 1 con
entrada de strobe (ST).
1. 8/4 entradas = 2 MUX’s.
2. 4 + 4 = 8 entradas.
3. Una OR de 2 entradas.
4. S1 y S0 en paralelo.
5. S2  ST1; S2’  ST0.

8. Multiplexores

8. Multiplexores
Ejercicio 25:
Obtenga un MUX 16 x 1
empleando MUX’s 4 x 1 con
entrada de strobe (ST).
1. 16/4 entradas = 4 MUX’s.
2. 4 + 4 + 4 + 4 = 16 entradas.
3. Una OR de 4 entradas.
4. S1 y S0 en paralelo.
5. S3 y S2  ST3, ST2 ST1 y ST0.

8. Multiplexores

8. Multiplexores
Ejercicio 26:
Empleando MUX’s conecte una impresora
compartida con 4 computadoras.
Óctuple
MUX
4x1
A
B
C
D
Y
S1 S0
ST
8
8
8
8
8

8. Multiplexores
Anteriormente se explicó cómo utilizar un
decodificador para implementar funciones
booleanas añadiendo compuertas OR externas.
Un examen del diagrama lógico de un multiplexor
revela que básicamente es un decodificador con
una compuerta OR incluida en la unidad.
Los minitérminos de una función se generan en un
multiplexor mediante el circuito asociado a las
entradas de selección.
Implementación de Funciones de Boole

8. Multiplexores
Los minitérminos individuales se pueden
seleccionar con las entradas de datos.
Esto ofrece un método para implementar una
función booleana de n variables con un multiplexor
que tiene n entradas de selección y 2n entradas de
datos, una para cada minitérmino.

8. Multiplexores
Pasos para implementar funciones Booleanas:
1. Obtener la tabla de verdad.
2. Determinar el número de variables (n).
3. Determinar el tamaño del multiplexor que
tiene n-1 entradas de selección (2n-1 x 1).
4. Las primeras n-1 variables más
significativas de la función se conectan a
las entradas de selección del multiplexor.

8. Multiplexores
5. La variable menos significativa restante de
la función se utiliza para las entradas de
datos.
6. Si denotamos esa variable con z, cada
entrada de datos del multiplexor será: z, z’,
‘1’ ó ‘0’, de acuerdo a la tabla de verdad.
7. Dibujar el circuito.

8. Multiplexores
Ejercicio 27:
Implemente con un MUX la función de Boole:
F(x, y, z)= ∑(1, 2, 6, 7)
1. n = 3.
2. MUX 23-1 x 1 = 22 x 1 = 4 x 1.
3. S1  x, S0  y.
4. Entradas del MUX  z, z’, ‘0’ ó ‘1’.

8. Multiplexores

8. Multiplexores
Ejercicio 28:
Implemente con un MUX la función de Boole:
F(A, B, C, D) = ∑ (1, 3, 4, 11, 12, 13, 14, 15).
1. n = 4.
2. MUX 24-1 x 1 = 23 x 1 = 8 x 1.
3. S2  A, S1  B, S0  C.
4. Entradas del MUX  D, D’, ‘0’ ó ‘1’.

8. Multiplexores

8. Multiplexores
Ejercicio 29:
Diseñe un sumador completo
usando MUX’s:
S(A, B, Ci)= ∑ (1, 2, 4, 7).
Co(A, B, Ci)= ∑ (3, 5, 6, 7).
1. n = 3.
2. MUX 23-1 x 1 = 22 x 1 =
(2) 4 x 1.
3. S1  A, S0  B.
4. Entradas del MUX  Ci,
Ci’, ‘0’ ‘o ‘1’.
A B Ci Co S
0 0 0 0 0
0 0 1 0 1
0 1 0 0 1
0 1 1 1 0
1 0 0 0 1
1 0 1 1 0
1 1 0 1 0
1 1 1 1 1
S1 S0
I0 =
I1 =
I2 =
I3 =
‘0’
Ci
Ci
‘1’
Ci
Ci’
Ci’
Ci

8. Multiplexores

9. Unidades lógico-Aritméticas
En computación, la unidad aritmética lógica,
también conocida como ALU (de las siglas en
inglés de arithmetic logic unit), es un circuito
digital que realiza operaciones aritméticas
(suma, resta) y operaciones lógicas (AND,
OR y NOT).

Ejercico 30:
Diseñe una ALU que
realice las operaciones
que se especifican en
la siguiente tabla
característica.
SEL
S2 S1 S0
Función
0 0 0 A + 1
0 0 1 A - 1
0 1 0 A + B
0 1 1 A - B
1 0 0 NOT A
1 0 1 A AND B
1 1 0 A OR B
1 1 1 A XOR B

Para diseñar la ALU dividiremos el sistema
en los siguientes dos bloques:
1. Unidad Aritmética (AU).
2. Unidad Lógica (LU).

Para la unidad aritmética
utilizaremos un bloque
FA.
Para la suma las entradas
A y B son directas.
Para las restas usaremos
resta en complemento a
2, es decir:
A – B = A + B’ + 1
1. Unidad Aritmética (UA).

Por lo tanto:
1. A + 1 = A + 1 + 0
2. A – 1 = A + 0 + 1
3. A + B = A + B + 0
4. A – B = A + B’ + 1
B tomará los valores de:
1, 0, B y B’
Ci tomará los valores de:
0, 1, 0 y 1
Estos valores los puede
proporciona S0.
Por lo tanto para B tomará los
valores de la siguiente tabla:
Emplearemos para esto un
MUX 4 x 1
SEL
S1 S0
B
0 0 1
0 1 0
1 0 B
1 1 B’

F

La unidad lógica es más
sencilla, porque basta
usar la compuerta que
realiza la función
solicitada.
La tabla característica de
la UL se muestra en la
siguiente tabla.
SEL
S1 S0
Función
0 0 NOT A
0 1 A AND B
1 0 A OR B
1 1 A XOR B
2. Unidad Lógica (UL).

2. Unidad Lógica (UL).

Una vez diseñada la Unidad Aritmética y la
Unidad Lógica uniremos esto dos bloques con
un multiplexor 2 x 1.
Cuando S2 = 0: La operación será aritmética.
Cuando S2 = 1: La operación será Lógica.
El circuito del ALU, se muestra en el siguiente
diagrama.

F
AU LU
S0
S1
S2
I0 I1
MUX
2x1
y
. .
A B
S
N C

9. Referencias
 https://es.slideshare.net/emiliow/comparador-de-
magnitud-7485
 https://es.wikipedia.org/wiki/Led
 https://es.wikipedia.org/wiki/Visualizador_de_siete_
segmentos
 https://axelnegronrum.wordpress.com/2016/04/05/r
epresentacion-en-codigo-de-los-digitos-en-
hexadecimal-mostrados-en-el-despliegue-de-7-
segmentos/
 Morris, Mano, M.; Diseño Digital. 3a edición; Ed.
Pearson educación, México, 2003.

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