FPGA Implementation of Ethernet Frame Detection

i
FPGA IMPLEMENTATION OF ETHERNET FRAME DETECTION
1. ETHERNET FRAME.............................................................................................................................................1
1.1. ETHERNET FRAME STRUCTURE ........................................................................................................................1
1.2. CRC ALGORITHM.............................................................................................................................................1
1.2.1. Serial Implementation.................................................................................................................................1
1.2.2. Parallel Implementation .............................................................................................................................2
2. IMPLEMENTATION OF FRAME DETECTION..............................................................................................3
2.1. PROBLEM DESCRIPTION....................................................................................................................................3
2.2. INTERFACES......................................................................................................................................................3
2.3. INSIDE THE BLACK BOX ...................................................................................................................................4
2.3.1. User-defined Data Types ............................................................................................................................4
2.3.2. Finite-state machines..................................................................................................................................4
2.4. DATA STRUCTURES ..........................................................................................................................................5
2.5. ALGORITHM .....................................................................................................................................................6
3. DESIGN VERIFICATION.....................................................................................................................................7
LITERATURE................................................................................................................................................................13

ii
ИМПЛЕМЕНТАЦИЈА ДЕТЕКЦИЈЕ ЕТЕРНЕТ ОКВИРА НА FPGA
1. ЕТЕРНЕТ ОКВИР.................................................................................................................................................1
1.1. СТРУКТУРА ЕТЕРНЕТ ОКВИРА..........................................................................................................................1
1.2. CRC АЛГОРИТАМ.............................................................................................................................................1
1.2.1. Серијска имплементација CRC алгоритма............................................................................................1
1.2.2. Паралелна имплементација CRC алгоритма.........................................................................................2
2. ИМПЛЕМЕНТАЦИЈА ДЕТЕКЦИЈЕ ОКВИРА..............................................................................................3
2.1. ОПИС ПРОБЛЕМА .............................................................................................................................................3
2.2. ИНТЕРФЕЈСИ ....................................................................................................................................................3
2.3. УНУТРАШЊОСТ ЦРНЕ КУТИЈЕ..........................................................................................................................4
2.3.1. Кориснички дефинисани типови података............................................................................................4
2.3.2. Коначни аутомати...................................................................................................................................4
2.4. СТРУКТУРЕ ПОДАТАКА....................................................................................................................................5
2.5. АЛГОРИТАМ.....................................................................................................................................................6
3. ВЕРИФИКАЦИЈА ДИЗАЈНА.............................................................................................................................7
ЛИТЕРАТУРА...............................................................................................................................................................13

1
1. ЕТЕРНЕТ ОКВИР
1.1. Структура етернет оквира
Формат етернет оквира, без преамбуле и SFD поља, је приказан на слици испод.
1.2. CRC алгоритам
1.2.1. Серијска имплементација CRC алгоритма
Као пример, на слици испод је приказана блок–шема серијске имплементације CRC
кодера [5] који је одређен генеришућим полиномом CRC–5: 𝑔(𝑥) = 𝑥5
+ 𝑥2
+ 1.

2
1.2.2. Паралелна имплементација CRC алгоритма
Паралелни CRC генератор на свом излазу има М–тобитни CRC израчунат у тренутном
такту (са ознаком 𝑀𝑜𝑢𝑡). У првој итерацији су сви бити улаза 𝑀𝑖𝑛 једнаки (или су сви бити
једнаки , ово зависи од конкретног дизајна). Овај генератор је приказан на слици испод.
На слици испод су приказана два начина за коришћење CRC генератора:
• директно израчунавање CRC на основу целе поруке;
• инкрементално израчунавање CRC на основу краћих речи које заједно чине поруку.
(
(
(
...
...

3
2. ИМПЛЕМЕНТАЦИЈА ДЕТЕКЦИЈЕ ОКВИРА
2.1. Опис проблема
Поруке су подељене на речи дужине бита, које на такт пристижу на улаз дизајна.
Низови 512b речи на улазу потенцијално садрже етернет оквире. Ради се о етернет оквирима
који не садрже преамбулу и SFD поље, тј. само садрже MAC адресе, ether type, payload и FCS
поље. Сматра се да су оквири дужине 𝑘 ∙ 128 бита. Такође се сматра да се почетак неког оквира
може наћи на позицији бита , , 6 или 384 унутар једне b речи. Слично, крај неког
оквира може да се нађе на позицији бита 7, , или унутар једне b речи. Пример
могућег изгледа оквира је приказан на слици испод.
У сваком такту су познате очекиване вредности изворишне и одредишне MAC адресе,
које треба да одговарају MAC адресама детектованог оквира. На излазу дизајна се прослеђују
све речи са улаза. Ако тренутна реч на излазу садржи почетак или крај неког оквира, на излазу
јој се придружују вредности за позиције почетка или краја тог оквира. Сматра се да је позната
максимална дужина оквира са вредношћу између 95 ∙ 128 бита и 640 ∙ 128 бита. Ако се током
испитивања кандидата за оквир пробије максимална вредност дужине оквира, све b речи у
саставу тог кандидата се прослеђују на излаз без активних вредности за почетак и крај оквира.
2.2. Интерфејси
Дизајн садржи следеће улазне интерфејсе:
• clk – сигнал такта. Узлазна ивица такта је окидач за извршење наредби кода;
• reset – сигнал синхроног ресета. Зауставља извршење кода и враћа коначни аутомат
у почетно стање;
• data_in – улазни подаци – вектор ширине b
• write_in – бит који јединицом означава да се на улазу data_in налазе нови подаци у
тренутном такту
• fixed_in – вредност очекиване изворишне и одредишне MAC адесе – дужине 2 ∙ 48b
Дизајн садржи следеће излазне интерфејсе:

4
• data_out – излазни подаци – вектор ширине b
• write_in – бит који јединицом означава да су на излазу data_out постављени подаци
у тренутном такту
• start_out – вектор ширине 4b. Један од бита је сетован ако одговара позицији почетка
оквира на излазу data_out ( на биту , на биту , на биту 6,
на биту . Вредност значи да data_out не садржи почетак ниједног оквира.
• end_out – вектор ширине b. Један од бита је сетован ако одговара позицији краја
оквира на излазу data_out ( на биту 7, на биту , на биту ,
на биту . Вредност значи да data_out не садржи крај ниједног оквира.
2.3. Унутрашњост црне кутије
2.3.1. Кориснички дефинисани типови података
У оквиру овог решења, дефинисани типови података обухватају низове, матрице и
енумерисане типове. Они су следећи:
• stanje_1: енумерисани тип који описује стања коначног аутомата у процесу
испитивања оквира (стања nadji_start, nadji_end).
• stanje_2: енумерисани тип који описује стања коначног аутомата у процесу
ишчитавања оквира из бафера (стања citaj, idle).
• fifo_brojac_type: низ целих бројева за смештање вредности дужина (у b речима)
сваког обрађеног оквира. Користи се у процесу ишчитавања оквира из бафера, да би
се знало колико b речи у баферу одговара оквиру који се тренутно прослеђује на
излаз. Број елемената је постављен на 9 , а објашњење је дато у потпоглављу које се
бави структурама података.
• fifo_startend_type: низ 4b вектора (низ променљивих типа std_logic_vector за
смештање позиција почетака, односно крајева баферисаних оквира. Индекси
елемената одговарају онима у низу (малом баферу типа fifo_brojac_type.
2.3.2. Коначни аутомати
,
.
.
,
,

5
2.4. Структуре података
Од структура података се користи један велики FIFO бафер за чување оквира и три мала
бафера за чување позиција почетака, крајева и дужина оквира. Пример коришћења ових
структутра је приказан на слици испод, где свака боја одговара различитом оквиру.
,
(
(
(

6
2.5. Алгоритам
На слици испод је приказано налажење краја оквира помоћу инкременталног алгоритма,
који користи функције типа и . Са горње стране низа оквира је приказано коришћење
функција типа , а са доње стране стране је приказано коришћење функција типа .
( 79 ,
( ;
( ( , ( ,
( 9 ,
( ;
(
( ,
( ,
( 79 ,
( ;
( ;
( ;
( ( ,
( ( 6 ,
( ( ,
,
,
,

7
3. ВЕРИФИКАЦИЈА ДИЗАЈНА
Првих s симулације је активан reset сигнал.
Тест : речи са неоткривеним почетком оквира
Тест : Улаз се игнорише јер је сигнал write_in неактиван
Тест 3: Оквир у једној 512b речи: start_out = 1000, end_out = 0001

8
Тест 4а: Оквир у две b речи: start_out = 1000, end_out = 1000
Тест 4б: Оквир у две b речи: start_out = 0100, end_out = 1000

9
Тест 4г: Оквир у две речи: start_out = 0001, end_out = 0010

10
Тест 4в: Оквир у две речи: start_out = 0010, end_out = 0100
Тест : Оквир у више b речи: start_out = 0100, end_out = 0001

11
Тест 6: Предуг оквир, дужи од 128 ∙ 𝑀𝐴𝑋128 бита

12
Тест 7а: Крај једног и почетак другог оквира су у истој 512b речи
Тест 7б: Провера да нема пропагације грешке због недетектованог оквира у тесту 7а.

13
ЛИТЕРАТУРА
[1] З. Чича, Програмирање комуникационог хардвера, Академска мисао, 2017.
[2] Д. Драјић, П. Иваниш, Увод у теорију информација и кодовање, Академска мисао, 9.
[3] А. Смиљанић, Основе и примене интернета, Академска мисао, 2015.
[4] W. W. Peterson, D. T. Brown, “Cyclic Codes for Error Detection”, Proc. of the IRE, 1961.
[5] E. Stavinov, “A Practical Parallel CRC Generation Method”, http://outputlogic.com/, 2009.
[6] RFC препоруке и стандарди: RFC 1624, RFC 3385, https://www.rfc-editor.org/rfc/
[7] Online CRC-8 CRC-16 CRC-32 Calculator, https://crccalc.com/
[8] CRC Generation Tool – Easics, https://www.easics.com/crctool/

FPGA Implementation of Ethernet Frame Detection

More Related Content

Similar to FPGA Implementation of Ethernet Frame Detection (10)

More from Dimitrije Jovanović (7)

FPGA Implementation of Ethernet Frame Detection