Ic3 enunciado ejerc2 (2)
- 1. INGENIER´IA DE COMPUTADORES III Ejercicio de autocomprobaci´on 2 INSTRUCCIONES: 1. Resuelva este ejercicio en las mismas condiciones en que realizar´a el examen: dos horas de tiempo y sin emplear ning´un material. 2. Revise sus contestaciones, empleando para ello el texto y el simulador que est´e usando para estudiar la asignatura. 3. Compare sus respuestas revisadas con la soluci´on. Pregunta 1 (3 puntos) Escriba en VHDL la architecture que describe el comportamiento de un divisor de frecuencias por 3, con se˜nal de reset as´ıncrona activa a nivel bajo. El c´odigo VHDL de la entity del divisor de frecuencias se muestra a continuaci´on. entity divisor_frecuencia_3 is port( clk3 : out std_logic; clk, resetn: in std_logic ); end entity divisor_frecuencia_3; La salida clk3 es una se˜nal peri´odica con la misma forma de onda que la se˜nal clk, pero con un tercio de su frecuencia. Es decir, un periodo de la se˜nal clk3 se corresponde con tres periodos de la se˜nal clk. Los cambios s´ıncronos en la se˜nal clk3 se producen en el flanco de la se˜nal clk. La entrada resetn pone as´ıncronamente la se˜nal clk3 a 0, manteni´endose dicho valor mientras el valor de resetn valga 0. Puede tomar las decisiones de dise˜no que estime convenientes, siempre y cuando las argumen- te y no est´en en contradicci´on con las especificaciones anteriores. Pregunta 2 (2 puntos) Escriba en VHDL la entity y la architecture que describe: 2.a) (0.25 puntos) El comportamiento de una puerta NOT. 2.b) (0.25 puntos) El comportamiento de una puerta XOR de 2 entradas. 2.c) (1.5 puntos) La estructura de un circuito combinacional detector de paridad de n´umeros de n bits, con n >= 2. La salida del circuito es 1 si la entrada tiene un n´umero par de unos. En cualquier otro caso, la salida del circuito es 0. La architecture debe describir la estructura del circuito combinacional, instanciando y conectando adecuadamente las puertas l´ogicas NOT y XOR necesarias. Emplee las sentencias generic, generate y las puertas l´ogicas cuyo dise˜no ha realizado al contestar los dos apartados anteriores.
- 2. Pregunta 3 (3 puntos) Programe en VHDL el banco de pruebas del circuito combinacional que ha dise˜nado al contes- tar a la Pregunta 2c. Suponga que el n´umero de bits que tiene como entrada el circuito es 3 (es decir, n = 3). Explique detalladamente c´omo el programa de test comprueba exhaustivamente el valor de la UUT para todos los posibles valores de la entrada. El banco de pruebas debe comprobar que los valores obtenidos de la UUT coinciden con los esperados, mostrando el correspondiente mensaje en caso de que no coincidan. Al final del test, debe mostrarse un mensaje indicando el n´umero total de errores. Pregunta 4 (2 puntos) A continuaci´on, se muestra el dise˜no de cuatro circuitos. La entity de todos ellos es la siguien- te. entity ffd is port( q : out std_logic; d, clk, rst: in std_logic ); end entity ffd; La architecture de cada uno de los circuitos se muestra a continuaci´on (v´ease Soluci´on 1, 2, 3 y 4). ---- Solucion 1------------- architecture arch1 of ffd is begin process (clk, rst) begin if (rst = ‘1’) then q <= ‘0’; elsif (rising_edge(clk)) then q <= d; end if; end process; end arch1; ---- Solucion 2------------- architecture arch2 of ffd is begin process (clk) begin if (rst = ‘1’) then q <= ‘0’; elsif (rising_edge(clk)) then q <= d; end if; end process; end arch2;
- 3. ---- Solucion 3------------- architecture arch3 of ffd is begin process (clk) begin if (rst = ‘1’) then q <= ‘0’; elsif (clk = ‘1’) then q <= d; end if; end process; end arch3; ---- Solucion 4------------- architecture arch4 of ffd is begin process (clk, rst, d) begin if (rst = ‘1’) then q <= ‘0’; elsif (clk = ‘1’) then q <= d; end if; end process; end arch4; Para cada circuito, explique detalladamente si tiene la funcionalidad de un flip-flop D con se˜nal de reset as´ıncrona.