Ch2 1

第二章 16/32 位微处理器 8086 微处理器微处理器的进化 Pentium 微处理器

2.1 8086/88 微处理器微处理器的结构引脚功能和工作模式总线操作存储器和 I/O 组织中断系统

第二章微处理器结构及微型计算机工作原理 -1 计算机电路基础

半导体二极管半导体基本知识半导体的载流子——电子与空穴 N 型半导体和 P 型半导体 N 型半导体：在硅晶体中掺入五价磷元素形成。自由电子为多子，空穴为少子。 P 型半导体：在硅晶体中掺入三价硼元素形成。空穴为多子，自由电子为少子。 PN 结的形成多子的扩散运动和少子的漂移运动达到动态平衡， P 区和 N 区的交界面附近形成“空间电荷区”，称为 PN 结。

PN 结的单向导电性（ 1 ）外加正向电压（正偏）， PN 结导通；外加反向电压（反偏）， PN 结截止。（ 2 ） PN 结的伏安特性 u<U ON 时， PN 结截止； u>U ON 时， PN 结导通。当 u<0 时， PN 结截止， I R =0 当 u<U RB 时， PN 结反向击穿。（ 3 ） PN 结动态特性二极管符号符号： U ON U (RB) I R 0 i u A K D

半导体三极管三极管的结构、符号、分类、特性曲线结构：三极管有三个区（发射区、基区、集电区）三个极（ e 、 b 、 c ）两个结 ( 发射结、集电结）分类、符号： NPN （ Si,Ge ）、 PNP(Si,Ge) 型三极管 b e c b e c NPN型 PNP型

特性曲线三个工作区：截止区、放大区、饱和区饱和区放大区截止区 Uce/v Ic/mA

三极管电路的三个工作区截止区： U BE <U ON ( 导通电压 ) ，三极管处于截止状态 i B  0 ， i C  0 ， b 、 e 与 c 、 e 之间都近似开路。放大区： U BE  U ON ，即发射结处于正偏集电结处于反偏（ c 点电位高于 b 点电位），此时三极管处于放大状态，并满足：  =Ic/I B 饱和区： U BE >U ON ，即发射结正向偏置，集电结也正偏（ c 点电位高于 b 点电位）三极管失去电流放大作用。管压降 U CE 称为饱和压降 U CES ，流入 bc 极的电流称为饱和电流 I BS ， I CS 。且有： I BS >I CS /   ：  定义为直流电流 IC 与 IB 的比值。

逻辑变量和逻辑代数的运算三种基本运算：与、或、非 1. 与运算 Y=A·B 2. 或运算 Y=A+B 3. 非运算 Y=

常见的复合逻辑运算及门电路 1 、与非运算 2 、或非运算 3 、异或运算 Y = A  B 4 、同或运算 Y = A ⊙ B 5 、与或非运算 & A B Y + A B Y  A B Y A B Y ⊙ A B C D & & + Y

数字集成电路的特点与分类半导体集成电路是采用外延生长、光刻、氧化物生成、掩蔽扩散、离子注入等技术，将晶体管、电阻、电容、等元件和它们之间的连线一起做在一块半导体基片上所构成的电路。分类：双极型晶体管（ TTL ）集成电路：工作速度高、驱动能力强，但功耗大、集成度低 MOS 管（单极型）集成电路：集成度高、功耗低（常用）按集成度分类：小规模集成 SSI ： 10~100 个元件中规模集成 MSI ： 100~1000 个元件大规模集成 LSI ： 1000~100000 个元件超大规模集成 VLSI ： 100000 以上元件

晶体管—晶体管逻辑电路最简单的与门、非门和与非门电路二极管与门 F=A•B Ucc+5v F A B D A D B A B F

+3v +3v +3v 0v 0v +3v 0v +3v 0 0v 0v 0 F B A 输出输入 1 1 1 0 0 1 0 1 0 0 0 0 F B A 输出输入

三极管非门 U A =0.2v ，三极管截止， U F =Ucc=+5v ； U A =+5v ，三极管饱和， U F =U CES =0.2v. A Ucc(+5v) Rc Rb F A F

晶体管与非门与非门有功率放大作用，且可实现与、或、非三种基本运算，也很容易实现与或运算 Ucc A B D A D B Ucc(+5v) R 2 Rb F R 1 与门非门

TTL 与非门将 Rb 用二极管 D 3 代替，可得下图。图中二极管 D 3 起电平偏移作用：当输入 A 和 B 有一个为 0.2v 时 D 3 的阳极电为 U A +U D1 =0.2v+0.7v=0.9v ，它小于 D 3 和 T 管发射结同时导通所需要的 1.4v ，从而保证 D 3 和 T 管可靠截止，使输出 F 为 Ucc 的逻辑 1 电位。当 A 和 B 皆为高电位 Ucc 时， D 1 和 D 2 截止，流过电阻 R1 的电流经过导通的 D 3 管流入 T 管的基极。使 T 管饱和，输出 F 为 0.2v 的逻辑 0 电位。实现了与非功能。 A B D 1 D 2 Ucc(+5v) R 2 F R 1 D 3

在 TTL 集成电路中，将 D 1 、 D 2 和 D 3 用一个多发射极三极管代替，如图示， T 1 的两个发射结代替了 D 1 和 D 2 二极管， T1 的集电结代替了。 T1 主要用来实现与功能， T2 主要用来实现非功能。图 4.2.5 A B D 1 D 2 Ucc(+5v) R 2 F R 1 D 3 A B Ucc(+5v) R 2 F R 1 T1 T2

输入级中间级输出级 A B Ucc (+5v) R 2 F R 1 T 1 T 2 R 3 T 3 T 4 F D R 4 A B Ucc (+5v) R 2 F R 1 T 1 T 2 R 3 T 3 T 4 F D R 4

三态 TTL 门普通 TTL 门只有两种状态：逻辑 0 和逻辑 1 ，这两种状态都是低阻输出。三态逻辑输出门的第三态是高阻态输出，输出端相当于悬空。 A B G F 日美常用符号 & A B G EN 国标符号三态门功能表：

全加器全加器：主要实现一位数值的加法运算真值表为： 1 0 1 0 1 0 1 0 C n-1 1 1 0 0 1 1 0 0 B n 1 0 0 1 0 1 1 0 S n 1 1 0 0 0 0 1 1 0 1 1 0 0 0 1 1 C n A n

四位加法器它是由四个全加器，将低位的进位接到高位的输入端构成的利用四位全加器可以构成任意位数的加法运算

编码器 1. 功能：将某一输入信息按照一定的规则进行编码 2. 分类：二进制编码器 (1) 一般二进制编码器（常见 16/4 线编码器） (2) 优先编码器十进制编码器有十个输入变量，四个输出变量（ 10 线 /4 线）

译码器 1. 功能：能将一定的代码翻译成相应的信号输出称为译码。 2. 分类：（ 1 ）二进制译码器四位二进制译码器（ 4 线 /16 线）（ 2 ）十进制译码器四位（ 8421BCD 码）输入端，十位输出端（ 4 线 /10 线）（ 3 ）显示译码器七段显示译码器（ 4 线 /7 线译码器）

数据选择器功能：数据选择器具有从多个输入数据中选择一个送到输出端。它有数据输入端和地址输入端，数据与地址一一对应。常用的有：四选一、八选一、十六选一和双四选一数据选择器

利用中规模集成组合电路设计一般组合电路的方法常用的器件有译码器、数据选择器。利用译码器可以实现单逻辑变量的输出和多逻辑变量的输出的组合逻辑函数。利用一个数据选择器只能实现单一输出变量的组合函数。若 N 个输出变量就需要 N 个数据选择器。

触发器触发器：能够存储一位二进制信息的基本单元称为双稳态触发器，简称触发器。特点：（ 1 ）具有两个稳定的（ 0 和 1 ）状态，能存储一位二进制信息。（ 2 ）根据不同的输入，可将输出置成 0 或 1 状态。（ 3 ）当输入信号消失后，被置成的状态能保存下来。触发器的分类：按电路结构分为基本 RS 触发器，同步 RS 触发器，主从结构触发器，边沿触发器按功能分为 RS 、 JK 、 D 、 T 、 T’ 触发器。

RS 触发器逻辑符号 1 1 无定义 1 0 0 0 1 1 0 0 Q n R=1 ， S=1 时，状态不定 Q n+1 =R·Q n +S RS=0 ( 约束条件 ) R S Q n+1 特点特性方程真值表

JK 触发器逻辑符号 1 1 Q n 1 0 1 0 1 0 0 0 Q n 功能最全，使用方便。 Q n+1 =J·Q n +KQ n J K Q n+1 特点特性方程真值表

D 触发器逻辑符号 1 1 0 0 只有一个数据输入端，可使某些电路设计简化。 Q n+1 =D D Q n+1 特点特性方程真值表

T 触发器逻辑符号 1 Q n 0 Q n 受控制的翻转触发器，当 T=1 时，变为 T’ 触发器。 Q n+1 = T  Q n T Q n+1 特点特性方程真值表

常见的时序逻辑电路常见的时序电路有：寄存器、移位寄存器、计数器寄存器寄存器是用来存放数据、信息的，一个触发器可以存放一位二进制代码， n 个触发器组成的寄存器可存放 n 位二进制代码。工作原理当 R D =0 ，寄存器清零，使 Q 3 Q 2 Q 1 Q 0 =0000 ；当 RD=1 时， CP 加入正脉冲， Q 3 Q 2 Q 1 Q 0 =D 3 D 2 D 1 D 0 。

2.1.4 8086 微处理器结构 1 、 EU 和 BIU 的组成和各功能单元的作用 EU: 执行单元 BIU: 总线接口单元

2.1.4 8086 微处理器结构 1 、 EU 和 BIU 的组成和各功能单元的作用（续） 1) EU 通用寄存器 AX 、 BX 、 CX 、 DX 专用寄存器 SP 、 BP 、 SI 、 DI （ SP 堆栈指针； BP 基数指针； SI 源变址寄存器； DI 目的变址寄存器）算数逻辑部件 ALU 标志寄存器 FLAG EU 控制逻辑

1 、 EU 和 BIU 的组成和各功能单元的作用（续） 1 ） EU 标志寄存器 8086 使用 9 位标志位。分为状态标志和控制标志 2 类。状态标志 6 位，表示指令执行后算逻部件的状态。控制标志 3 位，指示 CPU 控制某种特定的功能，可通过指令来设定和清除。控制标志 DF 、 IF 、 TF 。

1 、 EU 和 BIU 的组成和各功能单元的作用（续） 2 ） BIU

1 、 EU 和 BIU 的组成和各功能单元的作用（续） 2 ） BIU 段寄存器 CS 、 DS 、 ES 、 SS 指令指针寄存器 IP 地址加法器指令队列总线控制逻辑

1 、 EU 和 BIU 的组成和各功能单元的作用（续） 2 ） BIU 地址加法器

存储器寻址实模式下的存储器地址空间在实模式下存储器的地址空间为 1M 字节单元，其地址范围为 00000H ～ FFFFFH 。

FFFFFH FFFF0H 通用区专用区 FFFEFH 00400H 003FFH 00000H 专用区实模式下存储器地址空间

存储器分段技术为什麽要采用存储器“分段”技术？实模式下 CPU 可直接寻址的地址空间为 2 20 ＝ 1M 字节单元。 CPU 需输出 20 位地址信息才能实现对 1M 字节单元存储空间的寻址。但实模式下 CPU 中所使用的寄存器均是 16 位的，内部 ALU 也只能进行 16 位运算，其寻址范围局限在 2 16 ＝ 65536(64K) 字节单元。为了实现对 1M 字节单元的寻址， 80x86 系统采用了存储器分段技术。

具体做法是，将 1M 字节的存储空间分成许多逻辑段，每段最长 64K 字节单元，可以用 16 位地址码进行寻址。每个逻辑段在实际存储空间中的位置是可以浮动的 , 其起始地址可由段寄存器的内容来确定。实际上，段寄存器中存放的是段起始地址的高 16 位，称之为 “段基值” (segment base value) 。逻辑段在物理存储器中的位置如下图所示。

FFFFFH 逻辑段 1 起点逻辑段 2 起点逻辑段 3 起点逻辑段 4 起点 00000H 逻辑段 1 ≤64KB 逻辑段 2 ≤ 64KB 逻辑段 3 ≤ 64KB 逻辑段 4 ≤ 64KB 逻辑段在物理存储器中的位置

各个逻辑段在实际的存储空间中可以完全分开，也可以部分重叠，甚至完全重叠。段的起始地址的计算和分配通常是由操作系统完成的，并不需要普通用户参与。

实模式下的存储器寻址物理地址与逻辑地址在有地址变换机构的计算机系统中，每个存储单元可以看成具有两种地址：物理地址和逻辑地址。物理地址是信息在存储器中实际存放的地址，它是 CPU 访问存储器时实际输出的地址。例如，实模式下的 80x86/Pentium 系统的物理地址是 20 位，存储空间为 2 20 ＝ 1M 字节单元，地址范围从 00000H 到 FFFFFH 。 CPU 和存储器交换数据时所使用的就是这样的物理地址。

逻辑地址是编程时所使用的地址。或者说程序设计时所涉及的地址是逻辑地址而不是物理地址。编程时不需要知道产生的代码或数据在存储器中的具体物理位置。这样可以简化存储资源的动态管理。在实模式下的软件结构中，逻辑地址由“段基值”和“偏移量”两部分构成。

“ 段基值” 是段的起始地址的高 16 位。 “ 偏移量” (offset) 也称偏移地址，它是所访问的存储单元距段的起始地址之间的字节距离。给定段基值和偏移量，就可以在存储器中寻址所访问的存储单元。在实模式下，“段基值”和“偏移量”均是 16 位的。“段基值”由段寄存器 CS 、 DS 、 SS 、 ES 、 FS 和 GS 提供；“偏移量”由 BX 、 BP 、 SP 、 SI 、 DI 、 IP 或以这些寄存器的组合形式来提供。

实模式下物理地址的产生实模式下 CPU 访问存储器时的 20 位物理地址可由逻辑地址转换而来。具体方法是，将段寄存器中的 16 位“段基值”左移 4 位 ( 低位补 0) ，再与 16 位的“偏移量”相加，即可得到所访问存储单元的物理地址，如下图所示。

存储器的分段结构和物理地址的形成段基址 0 0 0 0 3 2 1 0 15 0 偏移地址基址加法器物理地址 0 15 0 19 ...... 20000H 25F60H 25F61H 25F62H 25F63H 2000H 段基址逻辑地址段内偏移地址 5F62H 物理地址的形成逻辑地址与物理地址

上述由逻辑地址转换为物理地址的过程也可以表示成如下计算公式：物理地址＝段基值 ×16+ 偏移量上式中的“段基值 ×16” 在微处理器中是通过将段寄存器的内容左移 4 位 ( 低位补 0) 来实现的，与偏移量相加的操作则由地址加法器来完成。

例设代码段寄存器 CS 的内容为 4232H ，指令指针寄存器 IP 的内容为 0066H ，即 CS ＝ 4232H ， IP ＝ 0066H ，则访问代码段存储单元的物理地址计算如下： . 4 2 3 2 0 0 6 6 4 2 3 2 0 0 6 6 0 段基值偏移量左移 4 位物理地址逻辑地址 4 2 3 8 6 + ）

例设数据段寄存器 DS 的内容为 1234H ，基址寄存器 BX 的内容为 0022H ，即 DS ＝ 1234H ， BX ＝ 0022H ，则访问数据段存储单元的物理地址计算如下： 1 2 3 4 0 0 2 2 1 2 3 4 0 0 2 2 0 段基值偏移量左移 4 位物理地址逻辑地址 1 2 3 6 2 + ）

例若段寄存器内容是 002AH ，产生的物理地址是 002C3H ，则偏移量是多少 ? 解 : 将段寄存器内容左移 4 位，低位补 0 得： 002A0H 。从物理地址中减去上列值得偏移量为： 002C3H-002A0H ＝ 0023H 。

需注意的是，每个存储单元有惟一的物理地址，但它可以由不同的“段基值”和“偏移量”转换而来，这只要把段基值和偏移量改变为相应的值即可。也就是说，同一个物理地址可以由不同的逻辑地址来构成。或者说，同一个物理地址与多个逻辑地址相对应。例如，段基值为 0020H ，偏移量为 0013H ，构成的物理地址为 00213H ；然而，若段基值改变为 0021H ，配以新的偏移量 0003H ，其物理地址仍然是 00213H ，如下图所示。

. . 00213H 00212H 00211H 00210H 0020FH 0020EH 0020DH 0020CH 0020BH 0020AH 00209H 00208H 00207H 00206H 00205H 00204H 00203H 00202H 00201H 00200H 段基值 (0021H) 段基值 (0020H) 偏移量 (13H) 物理地址偏移量 (03H ) 逻辑地址一个物理地址对应多个逻辑地址

“ 段加偏移”寻址上述由段基值 ( 段寄存器的内容 ) 和偏移量相结合的存储器寻址机制也称为“ 段加偏移 ”寻址机制，所访问的存储单元的地址常被表示成“ 段基值：偏移量 ”的形式。例如，若段基值为 2000H ，偏移量为 3000H ，则所访问的存储单元的地址为 2000H ： 3000H 。

下图进一步说明了这种“段加偏移”的寻址机制如何选择所访问的存储单元的情形。这里段寄存器的内容为 1000H ，偏移地址为 2000H 。图中显示了一个 64KB 长的存储器段，该段起始于 10000H ，结束于 1FFFFH 。图中也表示了如何通过段基值 ( 段寄存器的内容 ) 和偏移量找到存储器中被选单元的情形。偏移量 (offset) 也称偏移地址，正如图中所示，它是自段的起始位置到所选存储单元之间的距离 ( 或跨度 ) 。

. . 1FFFFH ( 段终址 ) 10000H ( 段始址 ) 12000H ( 被选单元 ) 一个逻辑段 (64KB) FFFFFH 实模式存储器 1000H 段寄存器偏移量 =2000H 实模式下存储器寻址机制—— “段加偏移”

上图中段的起始地址 10000H 是由段寄存器内容 1000H 左移 4 位低位补 0( 或在 1000H 后边添加 0H) 而得到的。段的结束地址 1FFFFH 是由段起始地址 10000H 与段长度 FFFFH(64K) 相加之结果。还需指出的是，在这种“段加偏移”的寻址机制中，由于是将段寄存器的内容左移 4 位 ( 相当于乘以十进制数 16) 来作为段的起始地址的，所以实模下各个逻辑段只能起始于存储器中 16 字节整数倍的边界。这样可以简化实模式下 CPU 生成物理地址的操作。通常称这 16 字节的小存储区域为“分段”或“节” ( paragraph ) 。

在“段加偏移”的寻址机制中，微处理器有一套用于定义各种寻址方式中段寄存器和偏移地址寄存器的组合规则。如表 1 和表 2 所示。

表 1 默认的 16 位“段 + 偏移”寻址组合串操作目的地址串操作指令的 DI ES 数据地址 BX 、 DI 、 SI 、 8 位或 16 位数 DS 堆栈地址 SP 或 BP SS 指令地址 IP CS 主要用途偏移地址寄存器段寄存器

表 2 默认的 32 位“段 + 偏移”寻址组合一般地址无默认 GS 一般地址无默认 FS 串操作目的地址串操作指令的 EDI ES 数据地址 EAX 、 EBX 、 ECX 、 EDX 、 EDI 、 ESI 、 8 位 (16 位或 32 位 ) 数 DS 堆栈指针 ESP 或 EBP SS 指令地址 EIP CS 主要用途偏移地址寄存器段寄存器

2 、 EU 和 BIU 的操作关系和指令流水 1 ） EU 和 BIU 的操作原则  BIU 中的指令队列有 2 个或 2 个以上字节为空时， BIU 自动启动总线周期，取指填充指令队列。直至队列满，进入空闲状态。  EU 每执行完一条指令，从指令队列队首取指。系统初始化后，指令队列为空， EU 等待 BIU 从内存取指，填充指令队列。  EU 取得指令，译码并执行指令。若指令需要取操作数或存操作结果，需访问存储器或 I/O ， EU 向 BIU 发出访问总线请求。  当 BIU 接到 EU 的总线请求，若正忙（正在执行取指总线周期），则必须等待 BIU 执行完当前的总线周期，方能响应 EU 请求；若 BIU 空闲，则立即执行 EU 申请总线的请求。  EU 执行转移、调用和返回指令时，若下一条指令不在指令队列中，则队列被自动清除， BIU 根据本条指令执行情况重新取指和填充指令队列。

2 、 EU 和 BIU 的操作关系和指令流水 2 ）指令流水

2.1.2 8086 工作模式和引脚功能 1 、 8086 的两种工作方式 1 ）两种工作方式的主要特点  最小模式：系统中只有 8086 一个处理器，所有的控制信号都是由 8086 产生。往往用在组成基于 8086 CPU 的最小系统。  最大模式：系统中包含一个以上的处理器，比如包含协处理器 8087 或 I/O 处理器 8089 。在系统规模比较大的情况下，系统控制信号不是由 8086 直接产生，而是通过与 8086 配套的总线控制器等形成。 2 ）如何设定工作方式通过 MN/MX# 引脚

8086 引脚分类的特点按引脚的传输类型分类输入输出双向三态按引脚的功能分类地址与数据信号： AD15 ～ AD0 A19/S6 ～ A16/S3 读写控制信号：中断控制信号： DMA 控制信号：其它引脚：

2 、最小模式下的引脚说明 1 ）地址 / 数据（或状态）信号   AD 15 ～ AD 0 (Address Data Bus) ：地址 / 数据复用信号，双向，三态。在 T 1 状态（地址周期） AD 15 ～ AD 0 上为地址信号的低 16 位 A 15 ～ A 0 ；在 T 2 ～ T 3 状态（数据周期） AD 15 ～ AD 0 上是数据信号 D 15 ～ D 0 。  A 19 /S 6 ～ A 16 /S 3 (Address/Status) ：地址 / 状态复用信号，输出。在总周期的 T 1 状态 A 19 /S 6 ～ A 16 /S 3 上是地址的高 4 位。在 T 2 ～ T 4 状态， A 19 /S 6 ～ A 16 /S 3 上输出状态信息。  BHE # /S 7 (Bus High Enable/Status) ：数据总线高 8 位使能和状态复用信号，输出。在总线周期 T 1 状态， BHE # 有效，表示数据线上高 8 位数据有效。在 T 2 ～ T 4 状态 BHE # /S 7 输出状态信息 S 7 。 S 7 在 8086 中未定义。

2 、最小模式下的引脚说明 1 ）地址 / 数据（或状态）信号 S6 ：指示 8086 当前是否与总线相连， 0 表示 8086 连在总线上。 S5 ：表示中断允许标志 IF 状态。 S5=1 表示中断允许标志 IF=1 （可屏蔽中断允许）。 S 4 S 3 当前正在使用的段寄存器 0 0 ES 0 1 SS 1 0 CS 或未使用任何段寄存器 1 1 DS

2 、最小模式下的引脚说明 2 ）控制与系统信号：  ALE(Address Latch Enable) ：地址锁存使能信号，输出，高有效。用来作为地址锁存器的锁存控制信号。  DEN # (Data Enable) ：数据使能信号，输出，三态，低电平有效。用于数据总线驱动器的控制信号。  DT/R # (Data Transmit/Receive) ：数据驱动器数据流向控制信号，输出，三态。在 8086 系统中，通常采用 8286 或 8287 作为数据总线的驱动器，用 DT/R # 信号来控制数据驱动器的数据传送方向。当 DT/R # ＝ 1 时，进行数据发送； DT/R # ＝ 0 时，进行数据接收。

2 、最小模式下的引脚说明 2 ）控制与系统信号：  M/IO # (Memory/Input and Output): 存储器或 I/O 控制信号（标号 28 ），输出，三态。 M/IO # 输出为高电平时表示和存储器之间数据交互；如果为低电平，表示 CPU 和 I/O 接口之间数据传输。  RD # (Read) ：读信号，输出，三态。 RD # 信号有效，表示 CPU 执行一个对存储器或 I/O 端口的读操作，在一个读操作的总线周期中， RD # 在 T 2 ～ T 3 状态中有效，为低电平。  WR # (Write) ：写信号，输出，三态。 WR # 信号有效，表示 CPU 执行一个对存储器或 I/O 端口写操作，在写操作总线周期中， WR # 在 T 2 ～ T 3 状态中有效，为低电平。

2 、最小模式下的引脚说明 2 ）控制与系统信号（续）：  NMI(Non-Maskable Interrupt) ：非屏蔽中断请求 ( 中断类型号为 2) ，输入，上升沿有效。 NMI 不受中断允许标志的影响。  INTR(Interrupt Request) ：可屏蔽中断请求，输入，高电平有效。如果 INTR 信号有效， CPU 是否响应中断请求，受控于中断允许标志 IF 。 INTA#(Interrupt Acknowledge) ：中断应答，输出，低电平有效。用于中断响应周期对中断矢量的读出选通。  HOLD(Hold Request) ：总线保持请求，输入，高电平有效。当系统中总线主模块（如 DMA ）要求使用总线时，由该模块向 CPU 发送 HOLD 信号。  HLDA ：总线保持响应信号，输出，高电平有效。 HLDA 有效时表示 CPU 响应了其他总线主的总线请求。 CPU 的数据 / 地址控制信号呈高阻态，而请求总线的总线主（ DMA ）获得了总线权。

2 、最小模式下的引脚说明 2 ）控制与系统信号（续）：  CLK(Clock) ：时钟信号，输入。为 CPU 和总线控制逻辑提供定时。要求时钟信号的占空比为 33 ％。  RESET(Reset) ：复位信号，输入，高电平有效。复位信号有效时， CPU 结束当前操作并对标志寄存器 FLAG 、 IP 、 DS 、 SS 、 ES 及指令队列清零，并将 CS 设置为 FFFFH 。当复位信号撤除时，（即电平由高变低时） CPU 从 FFFF0H 开始执行程序。  READY(Ready) ：准备好信号，输入，高电平有效。当 READY 信号有效时表示存储器或 I/O 准备好发送或接收数据。

2 、最小模式下的引脚说明 2 ）控制与系统信号（续）：  MN/MX ＃ (Minimum/Maximum Mode Control) ：最大最小模式控制信号，输入。决定 8086 工作在哪种工作模式。如果 MN/MX ＃＝ 1 （＋ 5V ）， CPU 工作在最小模式。 MN/MX ＃＝ 0 （接地）， CPU 则工作在最大模式。  TEST # (Test) ：测试信号，输入，低电平有效。和 WAIT 指令结合起来使用，在 CPU 执行 WAIT 指令时， CPU 处于空转状态，进行等待。当 8086 检测到 TEST # 信号有效时，等待状态结束，继续执行 WAIT 之后的指令。  GND 为地。  VCC 为电源，接＋ 5V 。

3 、地址信号锁存和总线驱动 1 ） 8086 的输入输出特性表 2-5 8086 微处理器的输入特性表 2-6 8086 微处理器的输出特性最大 ±10uA 最大 2.0V 1 最大 ±10uA 最大 0.8V 0 电流电压输入逻辑电平最大 -400uA 最大 2.4V 1 最大 2.0mA 最大 0.45V 0 电流电压输出逻辑电平

3 、地址信号锁存和总线驱动 1 ） 8086 的输入输出特性表 2-7 推荐的 8086 引脚扇出注意！设计连接时要考虑信号的负载能力 10 10 uA - 10 uA NMOS 10 10 uA - 10 uA CMOS （ CD4 ） 10 10 uA - 10 uA CMOS （ 74HC ） 10 25 uA - 0.5 mA TTL （ 74F ） 10 25 uA - 0.5 mA TTL （ 74AS ） 10 20 uA - 0.1 mA TTL （ 74ALS ） 5 20 uA - 0.4 mA TTL （ 74LS ） 1 50 uA - 2.0 mA TTL （ 74S ） 1 40 uA - 1.6 mA TTL （ 74 ） 8086 引脚扇出 I H （驱动电流） I L （吸收电流）系列

2.1.6 8086CPU 的工作时序上述引脚是如何协调有效工作？需要哪些外部芯片配合？

EU 和 BIU 的操作关系和指令流水总线周期时钟周期或状态周期： 8086CPU 内部的逻辑操作以及与外部存储器和 I/O 交换数据进行的总线操作全部由 CPU 的时钟来定时的。 CPU 的基本定时单位称为时钟周期或者状态周期。假设 8086 的主频为 10MHz ，一个时钟周期为 100ns 。总线周期： CPU 为了读取指令或传送数据，需要通过总线接口部件 BIU 与存储器或 I/O 接口进行信息交互，执行对总线的操作。进行一次数据传送的总线操作定义为一个总线周期。

8086/8088 系统总线时序 1. 有关概念介绍一、主频，外频，倍频系数  CPU 是在时钟信号的控制下工作时钟信号是一个按一定电压幅度，一定时间间隔发出的脉冲信号 CLK

 CPU 所有的操作都以时钟信号为基准 CPU 按严格的时间标准发出地址，控制信号，存储器、接口也按严格的时间标准送出或接受数据 . 这个时间标准就是由时钟信号确定。  CPU 的主频或内频指 CPU 的内部工作频率。主频是表示 CPU 工作速度的重要指标，在 CPU 其它性能指标相同时 , 主频越高 , CPU 的速度越快

 CPU 的外频或系统频率指 CPU 的外部总线频率。  倍频系数指 CPU 主频和外频的相对比例系数。 8088/8086/80286/80386 的主频和外频值相同 ; 从 80486DX2 开始， CPU 的主频和外频不再相同，将外频按一定的比例倍频后得到 CPU 的主频，即： CPU 主频 = 外频 × 倍频系数  PC 机各子系统时钟 ( 存储系统，显示系统，总线等 ) 是由系统频率按照一定的比例分频得到。

 外频性能指标 8088CPU 频率 f ： 1 秒内的脉冲个数 4.77MHz 周期 T = 1/ f 210ns 占空比：高电平在一个周期中的比例 1: 3 CLK T

相邻两个脉冲之间的时间间隔，称为一个时钟周期，又称 T 状态（ T 周期）。二、 T 状态每个 T 状态包括：下降沿、低电平、上升沿、高电平 CLK T

CPU 通过总线完成与存储器、 I/O 端口之间的操作，这些操作统称为总线操作。三、总线周期  执行一个总线操作所需要的时间称为总线周期。  一个基本的总线周期通常包含 4 个 T 状态，按时间的先后顺序分别称为 T 1 、 T 2 、 T 3 、 T 4 总线周期 T 1 T 2 T 3 T 4 CLK

 执行一条指令所需要的时间称为指令周期。执行一条指令的时间 : 是取指令、执行指令、取操作数、存放结果所需时间的总和。用所需的时钟周期数表示。四、指令周期例 MOV BX, AX 2 个 T 周期 MUL BL 70~77 个 T 周期

 不同指令的执行时间 ( 即指令周期 ) 是不同的 ; 同一类型的指令，由于操作数不同，指令周期也不同例 MOV BX, AX 2 个 T 周期 MUL BL 70~77 个 T 周期 MOV [ BX ], AX 14 个 T 周期

例 2 执行 ADD [ BX ], AX 包含 : 1) 取指令存储器读周期 2) 取 ( DS:BX ) 内存单元操作数存储器读周期 3) 存放结果到 ( DS:BX ) 内存单元存储器写周期例 1 执行 MOV BX, AX 包含 : 取指令存储器读周期  执行指令的过程中，需从存储器或 I/O 端口读取或存放数据，故一个指令周期通常包含若干个总线周期

 8088CPU 取指令、执行指令分别由 BIU 、 EU 完成，取指和执行指令可是并行的，故 8088CPU 的指令周期可以不考虑取指时间。

EU 和 BIU 的操作关系和指令流水总线周期典型总线周期示意图

为实现某个操作，芯片上的引脚信号在时钟信号的统一控制下，按一定的时间顺序发出有效信号，这个时间顺序就是时序。关于时序例存储器写操作时序 I/O 端口读操作时序

时间有关引脚信号 T1 T2 T3 T4 A19~A0 D7~D0 ALE CLK MEMR 例 IBM PC/XT 总线上存储器读周期时序描述某一操作过程中，芯片 / 总线上有关引脚信号随时间发生变化的关系图，即时序图。关于时序图

时序图以时钟脉冲信号作为横坐标轴，表示时间顺序；纵轴上是有关操作的引脚信号随时间发生变化的情况 , 时序图中左边出现的事件发生在右边之前。时间有关引脚信号 T1 T2 T3 T4 A19~A0 D7~D0 ALE CLK MEMR 例 IBM PC/XT 总线上存储器读周期时序

几种基本时序写总线周期读总线周期中断相应周期

图 2.8 8086 的写总线周期

图 2.9 8086 的读总线周期

2.1.7 系统总线的形成　　 1. 8086 在最小模式下的系统总线形成　　 8086 在最小模式下的系统总线形成如图 2.11 所示。由图 2.11 可以看到，在最小模式下， 20 条地址线和一条　　　信号线用三片 8282( 或三片 74LS373) 锁存器形成。当一个总线周期的 T 1 开始时， CPU 送出这 21 个地址信号，同时还送出 ALE 脉冲，用此脉冲可将这 21 个地址信号锁存在三个 373 的输出端，从而形成地址总线信号。　　双向数据总线用两片 8286( 或两片 74LS245) 形成。利用最小模式下由 8086 CPU 所提供的 DEN 和 DT/R 分别来控制两片 245 的允许端和方向控制端 DR ，从而实现 16 位的双向数据总线 D 0 ～ D 15 。

控制总线信号由 8086 CPU 提供。这样就实现了最小模式下的系统总线。这里需要说明两点：　　 (1) 系统总线的控制信号是由 8086 CPU 直接产生的。由于 8086 CPU 驱动能力不够，因此需要加上一片 74LS244 进行驱动。　　 (2) 在如此形成的系统总线上不能进行 DMA 传送，因为未对系统总线形成电路中的芯片 ( 图 2.11 中的 373 、 245 及 244) 作进一步的控制。若需要时，可参阅本书后面的内容来加入控制，当然也可以考虑用 HLDA 来参与控制。

图 2.11 8086 在最小模式下的系统总线形成

2. 8086 在最大模式下的系统总线形成　　为了形成最大模式下的系统总线，要使用厂家提供的总线控制器 8288 形成系统总线的一些控制信号。最大模式下的系统总线形成如图 2.12 所示。

图 2.12 8086 在最大模式下的系统总线形成

3. 8088 的系统总线形成　　前面详细说明了 8086 系统总线的形成，现在再就 8088 系统总线的形成作简要说明。由于两者的差异很小，因此仅给出 8088 在最大模式下的系统总线的形成电路，如图 2.13 所示。

图 2.13 8088 CPU 在最大模式下的总线形成

由图 2.13 可以看到， 8088 CPU 与 8086 CPU 在最大模式下的系统总线形成的不同点主要表现在以下三个方面： (1) 由于 8088 CPU 的外部数据线有 8 位，不存在高字节，故 CPU 上不再提供 BHE 信号，也就不需要锁存信号 BHE 。　　 (2) 对于 8088 CPU ，地址信号 A8 ～ A15 可以锁存，也可以不锁存，用三态门直接驱动也是可以的，这是因为在 8088 CPU 上，这 8 条信号线只用来传送地址 A8 ～ A15 ；而在 8086 CPU 上，这 8 条线是时间复用的，既用来传送地址 A8 ～ A15 ，又用来传送数据 D8 ～ D15 ，故 A8 ～ A15 必须用锁存器加以锁存。

(3) 对于 8088 CPU ，数据总线是 8 位的，只需用一片 74LS245( 或其他类似器件 ) 进行驱动，同时再对这片驱动器的控制端 DR 和 E 进行控制 ( 控制方式同 8086 系统 ) ，就可实现数据的双向传送。　　早期的 PC 机选择的是 8088 CPU ，并使 8088 CPU 工作在最大模式下，在类似于上述总线的基础上构成。在后面的章节中会说明 PC/XT 机的总线，请注意它们之间的异同。

3 、地址信号锁存和总线驱动 2 ）最小模式的系统组成最小模式的典型配置

3 、地址信号锁存和总线驱动 2 ）最小模式的系统组成

3 、地址信号锁存和总线驱动 2 ）最小模式的系统组成注意！在给微处理器添加锁存和驱动器时，那些具有三态功能的信号经过锁存和缓冲以后必须仍然保持三态功能。前页图中 8282 的 OE# 端接地，则表示这种配置的最小系统将不会连接 DMA 控制器。

4 、最大模式与最小模式的引脚差异  QS1 、 QS0(Instruction Queue Status ，最小模式为 ALE 、 INTA#) ：指令队列状态信号，输出。 QS1,QS0 组合起来表示前一个时钟周期中指令队列的状态，以便从外部对芯片的测试。  S2 # 、 S1 # 、 S0 # （ Bus Cycle Status ，最小模式为 M/IO# 、 D/TR# 、 DEN# ）：总线周期状态信号，输出。这三个信号的组合表示当前总线周期的类型。在最大模式下，由这三个信号输入给总线控制器 8288 ，用来产生存储器、 I/O 的读写等相关控制信号。 

4 、最大模式与最小模式的引脚差异 

4 、最大模式与最小模式的引脚差异  LOCK # ( Lock ，最小模式为 WR#) ：总线封锁信号，输出。当 LOCK # 为低电平时，系统中其他总线主就不能占用总线。 LOCK # 信号是由指令前缀 LOCK 产生的。在 LOCK 前缀后的指令执行完之后，硬件上便撤销了 LOCK # 信号。  RQ # /GT1 # 、 RQ # /GT0 # ( Request/Grant ，最小模式为 HOLD 、 HLDA ): 总线请求信号，输入 / 总线请求允许信号，输出，此信号为双向信号。 CPU 以外的处理器可以用其中之一来请求总线并接受 CPU 对总线请求的回答。 RQ # /GT0 # 优先级高于 RQ # /GT1 # 。

5 、最大模式的系统配置最大模式的典型配置

5 、最大模式的系统配置 8288 总线控制器结构框图

5 、 IA 处理器的寄存器组织寄存器字长和功能的扩充支持性能提高字长增加到 32 位系统寄存器调试寄存器

1 、 IA 处理器的寄存器组织 1 ）基本结构寄存器通用 REG AX~DX — EAX~EDX SP 、 BP 、 SI 、 DI — ESP 、 EBP 、 ESI 、 EDI 段 REG CS 、 SS 、 DS 、 ES 、 FS 、 GS ( 段描述符的索引 ) 指令指针 REG IP — EIP 标志 REG Flags —— EFlags * 2 ）系统级寄存器控制 REG CR0~CR3 * ， CR4 控制处理器系统级操作系统地址 REG GDTR 存放全局描述符表的基地址和限长 IDTR 存放中断描述符表的基地址和限长 LDTR 选择符（ LDT 描述符的索引 ) TR 选择符（当前任务状态段描述符的索引） 3 ）调试与测试寄存器调试 REG DR0~DR7 用于系统调试测试 REG TR6~TR7 ， TR3~TR5 用于 CPU 内部 cache 测试

2.0 学习目标微处理器是微型计算机的核心部件，它的有关概念是微型计算机系统的基础。以 8086 解剖麻雀，学习微处理器的基本知识。熟悉基本结构，各部件的功能和之间的关系。在了解引脚信号定义的基础上深入理解系统的配置方法和微处理器的总线操作。通过典型总线操作的时序分析，体会处理器操作过程中各信号的作用 , 为学习微型计算机系统打下基础。通过处理器的进化过程，尤其是 Pentium 微处理器结构、超标量流水线和指令分支预测技术以及 Pentium 工作方式的分析，体会微处理器技术的进步和关键技术的作用。

Ch2 1

More Related Content

What's hot (20)

Viewers also liked (20)

Similar to Ch2 1 (20)

Recently uploaded (20)

Ch2 1