Verilog-HDL Tutorial (2)
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Verilog-HDL Tutorial Using DE0 FPGA Board
Verilog-HDL Tutorial (2)
- 1. 1 Verilog-HDL 講習会DE0編(2) 2入力AND回路の実装 12, June, 2013 鹿児島大学 中原 啓貴
- 4. 4 プロジェクト の位置と プロジェクト 名を設定 今回は"C:¥verilog¥and_2" プロジェクト 名は"and_2" トップレベルエントリ名を指定. プロジェクト名を入力すると自動で同じ名前になる. よほどのことが無い限り、 プロジェクト名=トップレベルエントリ名 にしておこう. Quartus II はトップレベルエントリ名の デフォルトはプロジェクト名に設定するので、合成時に エラーが出てしまう. (設定方法もあるのだが、面倒…)
- 8. 8 設定を確認
- 12. 12 合成の実行 クリック Taskに合成過程が表示されるので 待ちましょう "Full Compilation was succesful"と 表示されればOK
- 14. 14 Pin配置を指定 "Node Name"には Verilog-HDLの入出力ポートで 記述した変数が表示される 1. "Location"をダブルクリック 2. 指定したいピン番号(PIN_**)を選択
- 15. 15 このように 設定
- 17. 17 再度合成を行います クリック ピン配置（つまりI/Oの位置）が 変わったので, 再度回路を再設計 する必要があります "Full Compilation was succesful"と 表示されればOK
- 19. 19 USB Blasterのインストール (初回のみ) Windows7 ではインストールに失敗します Windows XPの人は次以降のページを参考にして デバイスマネージャ経由で インストールしてください 何も表示されない (USB-Blasterを既にインストール済み)の 場合は30ページへ
- 21. 21 USB Blasterのドライバ更新指定 ほかのデバイス の USB-Blaster を 右クリックして プロパティ を選択
- 22. 22 ドライバーの更新をクリック
- 24. 24 参照をクリック
- 26. 26 指定したら次へ
- 27. 27 セキュリティ警告は無視
- 31. 31 コンフィギュレーションを開始 USB-Blaster, JTAGモード, Programにチェックを確認 確認したら Start を クリック Progress に "100%(Successful)" と表示されれば成功