EC2 F1 Virtual JTAG
- 1. Virtual JTAG AWS EC2 F1について、みんなでワイワイ調べる会 2017/07/08 Virtual JTAG 解析班
- 2. 通常のVivadoとハードウェアの接続 • USB - JTAGケーブルをFPGAのJTAGピンに接続 • Vivadoのhw_serverがJTAGアダプタを制御 • 主に2つの用途 • コンフィグレーション • デバッグ Vivado hw_server JTAG Adapter FPGA TCP/IP USB等 JTAG
- 3. EC2 F1でのJTAGの使用 • Virtual JTAGという仕組みで接続 • PCIe経由でやり取り • デバッグ用途のみ • コンフィグは別経路 Vivado hw_server FPGA Custom Logic TCP/IP PCIe Static Logic (PCIe, Management) BSCAN
- 4. 接続の詳細 Vivado hw_server FPGA Custom Logic TCP/IP PCIe Static Logic BSCAN xvc_server (virtual JTAG server) TCP/IP ILA BSCAN cl_debug_bridge Debug Bridge Debug Hub ILA Other Logics PCIe Core AXI Lite
- 5. 接続の詳細 Vivado hw_server FPGA Custom Logic TCP/IP PCIe Static Logic BSCAN xvc_server (virtual JTAG server) TCP/IP ILA BSCAN cl_debug_bridge Debug Bridge Debug Hub ILA Other Logics PCIe Core AXI Lite
- 6. xvc_server (virtual JTAG server) • hw_serverの指示に従って、JTAG信号を操作 • プロトコルは公開されている • XAPP1251 • 自分で実装すれば、任意の対象にVivadoからの JTAG信号を出力可能 • Virtual JTAGではPCIe経由でDebug Bridgeと通信 PCIe xvc_server PCIe Core Debug Bridge hw_server TCP/IP AXI Lite cl_debug_bridge BSCAN
- 7. Debug Bridge • AXI経由で内部のデバッグコアを操作するIPコア • PCIe等のAXIマスタ経由でデバッグコアにアクセス • AXIマスタであればよいのでxvc_serverを実装すれば 任意の通信経路でデバッグコアにアクセス可能 • PCIeのコアの資料に接続方法が載っている • PG213 UltraScale+ Devices Block for PCIe • Virtual JTAGではカスタム版を使用？ • レジスタは一致するが、インターフェースが異なる • AXI Lite SlaveとBSCAN Masterの構成はDebug Bridgeにない • CL側にcl_debug_bridgeを置くために変更している？ PCIe xvc_server PCIe Core Debug Bridge hw_server TCP/IP AXI Lite cl_debug_bridge BSCAN
- 8. cl_debug_bridge • Debug Bridgeからの信号をデバッグコアに接続 • 実際には内部にDebug Bridgeのインスタンスを持つ • CLでユーザーがインスタンス化する • CL内のデバッグコアに接続しなければならないため • cl_ports.vhにBSCANの信号を受けるポート定義あり • デバッグ機能有効時のみポートが出る模様 • DISABLE_CHIPSCOPE_DEBUGマクロで切り替えられる • 内部でVivadoが自動でデバッグコアに接続 • ILA使用方法は単体のFPGAボード使用時と同様 • 単にILAをインスタンス化するだけ PCIe xvc_server PCIe Core Debug Bridge hw_server TCP/IP AXI Lite cl_debug_bridge BSCAN
- 9. xvc_serverの処理 (hw_server側) • virtual_jtag_server.c • 指定されたポートで待ち受け • デフォルト：10201 • XAPP1251で定義されたコマンドに従って JTAGの信号を操作 • JTAGのシフト操作など PCIe xvc_server PCIe Core Debug Bridge hw_server TCP/IP AXI Lite cl_debug_bridge BSCAN
- 10. xvc_serverの処理 (PCIe側) • virtual_jtag_pcie.c • Debug Bridgeのレジスタをmmapしてアクセス • HALに実装されているPCIeにアクセスする機能を使用 • sysfsの機能？ • PCIeのMgmtPFのBAR2にマップされている模様 • virtual_jtag_pcie.cのopen_port関数 • レジスタの説明はPG213のAppendix Dに記載あり • Debug BridgeコアのPG245にはなぜか載ってない… PCIe xvc_server PCIe Core Debug Bridge hw_server TCP/IP AXI Lite cl_debug_bridge BSCAN
- 12. Vivadoとハードウェアの接続 • XVC Serverはリストには表示されない • スキャンできないので • ボタンを押して手動で追加 Digilent USB XXX とか出る。たぶん。
- 13. Vivadoとハードウェアの接続 • XVC Serverを動かしているホスト名を指定する • 通常はプロトコルの使用的にローカルで動かすものと思われる • ポートはVirtual JTAGの場合、デフォルトは10201 • Vivadoのデフォルトと異なるので注意